1 bit full adder

基于FPGA，利用vhdl语言结合matlab工具实现dds,已经仿真(Based on FPGA, VHDL language with matlab tools to achieve DDS, has simulation)

这是一个计算器的Verilog代码，可实现加减乘除等基础功能(calcultor for you to do some reserches.)

应用背景本设计的目的是实现对IEEE-754 1985标准的最低要求浮点运算，使用简单的算法，具有类似功能的要求。该项目的一个重要目标是提供一个设计，可能对单片机领域提供浮点计算的方便，无需对硬件的影响巨大消费或软件执行速度的缓慢。执行和规范的优先级，但通过仿真验证应该是执行，以证明最终实施的正确性。关键技术该体系结构可以概括为2个不同的标量管道，共用一个普通控制单元。除此之外，外部乘法器连接到重要 C PI的5。某些人需要一些O之间的数据传输这两家管道，因此它们是由几个数据线互连。该设计将实施浮点操作的实例所需的1985，通过仔细选择算法。为设计类似于通用处理器的流水线，这是明显的，选用的算法与现有的软件实现共享的特点如果IEEE-754。在SP eedup一个软件实现主要是通过一个更合适的数据宽度来实现的，以及利用以及一些硬数据的路由选择两管道。

LATTICE FPGA FIFO 程序例程，工程详细，全部源代码上传 (LATTICE FPGA FIFO routine, detailed engineering, all source code uploaded)

VHDL 源码模块，可以实现最经典原PWM，可以用于电源，电机的控制()

设计一个哈夫曼编码器 要求对一段数据序列进行哈夫曼编码，使得平均码长最短，输出各元素编码和编码后的数据序列。 ① 组成序列的元素是[0-9]这10个数字，每个数字其对应的4位二进制数表示。比如5对应0101，9对应1001。 ② 输入数据序列的长度为256。 ③ 先输出每个元素的编码，然后输出数据序列对应的哈夫曼编码序列。(Designing a Huffman Encoder Huffman coding is required for a data sequence to minimize the average code length and output the coded and coded data sequence of each element. (1) The elements that make up the sequence are the 10 digits [0-9], and each digit is represented by its corresponding 4-bit binary number. For example, 5 corresponds to 0101, 9 corresponds to 1001. (2) The length of the input data sequence is 256. (3) First output the encoding of each element, and then output the Huffman encoding sequence corresponding to the data sequence.)

/功 能：1.实现与CPLD的通信,从而控制PWM的占空比. 2.实现LCD显示相关信息. // 3.实现对键盘按键的判断和确定相应的操作. 4.实现对电压电流的检测. // 5.实现过载保护功能,电流过大时,切断PWM输出,当排除过流故障后,自动恢复供电 // 6.实现用PID算法跟踪电压,实现稳压输出(/ Function: 1. Achieve communication with the CPLD to control the PWM duty cycle. 2 LCD Display relevant information.// 3. Realize the keyboard keys judgment and determine the appropriate action. 4. Achieve the voltage and current Detection// 5. achieve overload protection, current is too large, cut off the PWM output, when excluding overcurrent fault, automatically restore power// 6. achieve tracking voltage with PID algorithm to achieve the regulated output)

关于ALTERA DE2板上的文档资料，包括应用实例，用户文档和板上常用器件的技术文档(datasheets of ALTERA DE2)

基于PCI的数字信号发生器 关键词：PCI总线，PCI9054，FPGA，卡尔曼滤波器(PCI-based digital signal generator Keywords: PCI bus, PCI9054, FPGA, Kalman filter)

支持{addu、subu、lui、ori、jal、jr、lw、sw、nop}指令集的单周期CPU，verilog硬件描述语言实现(Support {addu, subu, lui, ori, jal, jr, lw, sw, nop} instruction set of one-cycle CPU, Verilog hardware description language implementation)