Verilog模块的缓存设计

用vhdl语言生成锯齿波，数据可自行改变(Sawtooth wave with vhdl language generation, the data can change by itself)

今天的系统芯片 （SoC） 验证发生在低的抽象级别，通常在寄存器传输级(RTL)。随着 SoC 设计的复杂性，它是越来越重要了，搬到较高抽象级别的验证。硬件/软件协同仿真是这一步方向，而是由于错误的处理器不足够型号和低速的硬件仿真速度。系统级监测，通常用于基于事件的软件调试，提供有关任务调度事件，任务间通信信息和， 同步信号量/资源、 I/O 中断等我们目前 MAMon1可以监测系统两个监视逻辑级和系统级的 单/多处理器片上系统。小硬件探测器单元集成在 SoC 设计中，并通过一个基于主机的监测工具环境的并行端口链接连接。探头装置在运行时，在目标系统中收集的所有事件和时间戳他们的分辨率为 1 s。事件然后存储在主机上的数据库进行进一步的处理。本文将叙述 MAMon 以及它适用于软件和硬件监控。本文还描

说明：  电路四倍频算法，具有去毛刺，整形功能，方向及计数(Circuit quadruple frequency algorithm, with deburring, shaping function)

CPLD例程(语言)《Verilog HDL数字控制系统设计实例》AVR_Core.tar.gz-.rar(CPLDprogram dialogue /Verilog language design examples)

电路四倍频算法，具有去毛刺，整形功能，方向及计数(Circuit quadruple frequency algorithm, with deburring, shaping function)

调整iq幅度不平衡的模块，可以解决载漏和边带问题。(Iq amplitude imbalance adjustment module can be resolved carrier and sideband leakage problems.)

ise13.2环境下VHDL编写的半加器器+仿真波形(ise13.2 environment half adder in VHDL simulation waveform control+)

不同类型的加法器和乘法器在 verilog 中实现。这些都是： 携带看加法器，carryskip 加法器，booth 型乘法器，阵列乘法器

un controller pi par le langage VHDL xilinx ise design 13.2

出租车计费，器设计一个出租车自动计费器，计费包括起步价、行车里程计费、停止和暂停不计费三部分。现场模拟汽车的启动、停止、暂停和换挡状态。分别用四位数码管显示金额和里程，各有两位小数，行程 3公里内，起步费为6元，超过3公里，以每公里1.3元计费(Car repair billing device)