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硬件和软件监测仪高级别系统对芯片验证

于 2022-03-19 发布 文件大小:1.47 MB
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代码说明:

今天的系统芯片 (SoC) 验证发生在低的抽象级别,通常在寄存器传输级(RTL)。随着 SoC 设计的复杂性,它是越来越重要了,搬到较高抽象级别的验证。硬件/软件协同仿真是这一步方向,而是由于错误的处理器不足够型号和低速的硬件仿真速度。系统级监测,通常用于基于事件的软件调试,提供有关任务调度事件,任务间通信信息和, 同步信号量/资源、 I/O 中断等我们目前 MAMon1可以监测系统两个监视逻辑级和系统级的 单/多处理器片上系统。小硬件探测器单元集成在 SoC 设计中,并通过一个基于主机的监测工具环境的并行端口链接连接。探头装置在运行时,在目标系统中收集的所有事件和时间戳他们的分辨率为 1 s。事件然后存储在主机上的数据库进行进一步的处理。本文将叙述 MAMon 以及它适用于软件和硬件监控。本文还描

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  • picorv32-master
    PicoRV32 is a CPU core that implements the RISC-V RV32IMC Instruction Set. It can be configured as RV32E, RV32I, RV32IC, RV32IM, or RV32IMC core, and optionally contains a built-in interrupt controller. Tools (gcc, binutils, etc..) can be obtained via the RISC-V Website. The examples bundled with PicoRV32 expect various RV32 toolchains to be installed in /opt/riscv32i[m][c]. See the build instructions below for details.
    2020-06-24 21:40:01下载
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  • chuankou
    说明:  本实验为UART回环实例,实验程序分为顶层unrt_top、发送模块uart_tx、接收模块 uart_rx,以及时钟产生模块clk_div。uart_rx将收到的包解析出8位的数据,再传送给 uart_tx发出,形成回环。参考时钟频率为100MHz,波特率设定为9600bps。(This experiment is an example of UART loop. The experimental program is divided into top-level unrt_top, sending module uart_tx, receiving module uart_rx, and clock generation module clk_div. Uart_rx parses the received packet into 8 bits of data and sends it to uart_tx to send out, forming a loop. The reference clock frequency is 100 MHz and the baud rate is set to 9600 bps. stay)
    2020-06-24 01:40:02下载
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  • texample1
    32-bit shifter, shifter, 32-bit.Very goog as a study file.
    2015-10-24 09:44:53下载
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  • verilog
    一些简单的Verilog代码,小例程,比如求平均值、七段数码管等等(Some simple Verilog code, small routines, such as averaging, seven digital tubes and so on)
    2016-12-12 10:02:20下载
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  • fenpin
    开发工具是quartus II 7.0以上版本,这是一个verilog语言的分频器设计,个人作业设计,供参考学习(verilog,quartus II 7.0)
    2012-06-15 11:02:00下载
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  • fpga实例程序代码
    关于FPGA的一些例程,包括CORDIC数字计算机的设计,RS(204,188)译码器的设计等。(Some routines on FPGA include the design of CORDIC digital computers, the design of RS (204188) decoders, etc.)
    2018-07-21 19:08:25下载
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  • datamapping
    Verilog实现数据映射,解决CPM调制中的比特流向符号的转化(Implement of data mapping with Verilog)
    2021-03-15 16:29:22下载
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  • 24_Timer
    使用Verilog编写的24位定时器,具有apb 总线接口,可以设置工作方式和计数初值。(The 24-bit timer written by Verilog has APB bus interface, which can set working mode and count initial value.)
    2021-04-27 21:38:44下载
    积分:1
  • xapp524
    xilinx FPGA 与高速ADC LVDS接口的范例程序(xilinx FPGA ADC LVDS interface)
    2021-02-05 17:29:57下载
    积分:1
  • AD7760_TEST
    AD7760模数转换,使能滤波器功能,简单易懂,可进行各种配置 全功能支持,并附加使用说明(AD7760 Full Function Support with Additional Instructions)
    2021-03-17 13:39:20下载
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