-
rs232
异步串行传输的verilog hdl 功能文件以及测试文件(The verilog hdl source and the testbench of asynchronous serial transmission )
- 2009-12-27 16:02:38下载
- 积分:1
-
wimax_ofdm-master
wimax ofdm系统评估代码 wimax ofdm system code 很有参考价值(wimax ofdm system code)
- 2018-11-15 16:35:20下载
- 积分:1
-
Srikanth Vijayaraghavan
Srikanth Vijayaraghavan - A Practical Guide for SystemVerilog Assertions-Srikanth Vijayaraghavan- A Practical Guide for SystemVerilog Assertions
- 2022-05-29 04:08:08下载
- 积分:1
-
VHDL的应用:USB
VHDL的应用:USB-BLASTER的原理图-VHDL FOR USB-BLASTER
- 2022-04-23 08:50:27下载
- 积分:1
-
State machine used to achieve code lock
用状态机实现密码锁State machine used to achieve code lock-State machine used to achieve code lock
- 2022-10-12 19:25:03下载
- 积分:1
-
用vhdl编写的简易电子中设计,经过测试成功,且用记事本上载,无需阅读器进行阅读。
用vhdl编写的简易电子中设计,经过测试成功,且用记事本上载,无需阅读器进行阅读。-Use of VHDL in the preparation of simple electronic design, has been tested successfully, and use Notepad to upload without reader reading.
- 2022-10-13 17:45:03下载
- 积分:1
-
FPGA数码管显示秒表实验
说明: FPGA数码管显示秒表实验
三种方法实现:
方法一: 对秒计数,得到(秒显示)0~9,
对(秒显示)计数,得到(分秒显示)0~5,
对(分秒显示)计数,得到(分钟显示)0~5,
注意进位时机
方法二: 对秒计数,得到(秒显示)0~9
对秒计数,得到(分秒显示)0~5
对秒计数,得到(分钟显示)0~5
方法三:
只对秒计数,分别取模
%60得到分钟显示 ************************
余数%10得到分秒显示 (据说)取模运算占资源!!!!(也能接受?好像...)
再剩下的余数为秒显示 ************************(Experiment of Digital Tube Display Stopwatch Based on FPGA
Three ways to achieve)
- 2020-06-22 04:40:02下载
- 积分:1
-
数字时中(VHDL)
数字时中(VHDL)-Numbers in (VHDL)! ! ! ! ! ! ! ! ! ! ! ! ! ! ! !
- 2022-03-14 04:30:43下载
- 积分:1
-
OQPSK_fading
OQPSK在AWGN和频率选择性衰落信道中的仿真(OQPSK the AWGN and frequency selective fading channel simulation)
- 2021-04-05 21:49:03下载
- 积分:1
-
verilog2000更新部分,请对照前一个标准。加入了一些新的支持
verilog2000更新部分,请对照前一个标准。加入了一些新的支持-verilog2000 update, a former control standards. The inclusion of some new support
- 2022-02-04 06:03:56下载
- 积分:1