在Verilog Booth乘法器代码

Turbo编码的FPGA实现，采用了（7，5）RSC编码和循环移位交织，帧长度128bit(The FPGA implementation of Turbo coding adopts (7, 5) RSC coding and cyclic shift interleaving, and the frame length is 128bit.)

利用FPGA开发软件 进行rs编码的仿真 模拟RS编码的过程步骤(rs code in FPGA)

UART功能,可以增加在NIOS2內,主要來做外部Flash的擦除及寫入,需搭配上位機傳輸字串來控制(UART function, can increase the NIOS2, the main external Flash to do the erase and write, to be a string with the host computer to control the transmission)

LCD显示超级玛丽游戏2 (LCD display Super Mario game)

i2C slave功能模块的一种实现方式，简单易根据自己实际需求做修改，已经过FPGA验证可以很好的工作

应用背景本此代码实在课题研究中驱动某个外设模块，在驱动中命令的外设状态的读写遵守IIC总线传输协议，但是由于该外设的命令和寄存器状态以字为单位，一般情况的IIC总线是实现的是8位数据的读写，在这需要的16位数据的读写，由此写出的此代码。关键技术一般情况下的IIC总线传输协议的写操作是先写设备地址然后等待设备的应答ACK信号，然后在写写操作寄存器的地址，然后等待ACK应答信号，然后再写入需要传输的8位数据，在这个代码中我们实现的是16位数据的写操作，所以前两步的操作中是一样的，最后写数据的操作是有变化的。读操作同上，只是多了一步Re-Start的过程

rebuild file in check for

说明：  10G网络 CRC-32 CRC-64计算代码(10G Network CRC-32 CRC-64 Computing Code)

这是Verilog的加法器的代码。并且还包括：脉动进位加法器。我希望这将是对你有帮助。

Commponent for drivering EEPROM memory AT25320 from Avalon bus.