CLA Verilog代码

UART串口的verilog源代码，完全正确...........(UART serial Verilog source code, completely correct ...........)

SDRAM_DDR控制器verilog代码及中文说明文档。(The SDRAM_DDR controller Verilog code and documentation in chinese.)

兼容AMBA 2.0 的DMA源码，具有两个MASTER, 一个SLAVE，通道可配。超级经典的电路结构，可以学习或直接使用，经过验证的。

Verilog的应用例程，包含了基本的硬件编程，加法器，触发器(Application of Verilog routines, including the basic hardware programming, adders, flip-flop)

verilog语言编写的farrow滤波器的实现过程，供大家参考，谢谢。(Verilog language Farrow filter implementation process for your reference)

说明：  一个解决除法溢出的例子，可以学习到很多，注释很详细(A solution to the division overflow example, you can learn a lot, very detailed notes)

这是一个异步的FIFO模块，还有5个部分，比较器，写满读空状态标志，和一个RAM模块，是编写一些大型程序的基础模块。谢谢大家，期望大家能够用得着

这个是以前做的毕业设计中的，利用RC的充放电来实现AD采集的程序，利用高精度的电阻和电容，接在FPGA的一个IO口，利用充放电算法，实现高精度低成本的AD采集。

应用背景Project: A Wishbone Controlled Real--time Clock Core Purpose: Implement a real time clock, including alarm, count--down timer, stopwatch, variable time frequency, and more.关键技术基于FPGA的用verilog编写的时钟模块，具有时间计数，闹铃，以及计数器功能！具有很好的学习和使用价值。基于FPGA的用verilog编写的时钟模块，具有时间计数，闹铃，以及计数器功能！具有很好的学习和使用价值。

fpga的一个小程序用于3s500e 4*4键盘模块(fpga is a small program used 3s500e 4* 4 keyboard module)