AD7266的Verilog驱动程序,已仿真通过,可直接在EDK下使用.

信号处理中所用到的matlab程序，包括LFM,NLFM,BPSK,QPSK等等。(Matlab procedures used in signal processing, including LFM, NLFM, BPSK, QPSK, and so on.)

FIR滤波器的verilog HDL代码示例，以16阶为例(Verilog HDL code for fir filter)

mux one hwich is teh best knwo progerma i n the workdl and ist is the

四线电阻式触摸屏，ads7846控制显示触摸坐标(Four-wire Resistive Touch Panel, ads7846 touch control display coordinates)

vhdl经典源代码――时钟设计，入门者必须掌握-vhdl classical source code-- Clock Design, beginners must master

运用VC编程的带LCD显示的信号发生器可用三个开个调节输出三个波形(Signal generator can be used three to open a regulator output waveform using VC programming with LCD display)

is61lv25616简单的verilog程序，完成sram读写 主要是基于FPGA(EP2C8Q208I8)下的SRAM驱动(1lv25616 simple verilog program, complete sram read and w1lv25616 simple verilog program, complete sram read)

这是为了添加 4 位东西非常有用的携带看前面加法器。进位加法器(CLA) 是加法器在数字逻辑中使用的类型。进位加法器通过减少确定运载位所需的时间量提高速度。它可以用更简单，但通常速度较慢，波纹携带加法器计算旁边的总和位的进位位对比和每一位必须等待，直到已开始计算自己的结果和进行位 （见加法器细节上波纹的串行加法器） 计算前进行。进位加法器计算一个或多个执行总和，从而减少了等待时间来计算结果的较大值位的前位。Kogge 石加法器和布伦特-西贡加法器是加法器的这种类型的例子。

基于vhdl可用的数字频率计，误差较小，精准度较高。文件中还包含了与arm的通信模块、

用VHDL语言编写的实现8位数据的并串转换，可下载在FPGA中-VHDL language with the realization of an 8-bit data, and the string conversion, can be downloaded in the FPGA in