i2c驱动

2位全加器，实现全加器的功能，有近位的加法，输出也有近位，还有testbench,进行验证，验证通过(Two full adders, to achieve full adder function, nearly bit adder, there are nearly bit output)

基于DE2_70平台，编写nios软核c代码，控制流水灯，硬件实现验证通过，适合入门(Based DE2_70 platform, written nios soft core c code, control water lights, verified by hardware implementation, suitable for entry)

LAB 9, Excercise for DE2 Altera

rc6 algorithm designed based on verilog and is verified

LDPC COded OFDM System

axilite_axistream_bfm，有了这个仿真模型，可以模拟AXI总线的读写时序，开发用户自定义功能的IP核，再也不用频繁的下载到FPGA开发板中测试了，也不需要使用繁琐的逻辑分析仪如chipscope、signaltap等工具调试代码，一切bug都可以在仿真过程中解决掉。

在fpga下 ，完全用verilong编写的以太网程序，可以进行tcp/IP通信，请不要用在商业用途中，谢谢

说明：  组合时序电路的小例子，移位和数据选择器的代码，以及测试文件(Small examples of combinational sequential circuits, code for shift and data selectors, and test file.)

通过调用三速以太网IP核，上层实现ARP,TCP,UDP协议，以太网芯片是88E1111，绝对可用，支持千兆以太网，GMII接口。

这是基于MATLAB编程实现自适应滤波器，并在XILINX的FPGA上硬件可实现的模型文件(This is based on the MATLAB programming adaptive filter, and the XILINX' s FPGA hardware can be a model document)