AHB总线代码

LDPC encoding code in 1/2code rate for DVB-T2

说明：  该文件包含了实现单周期cpu的全部代码以及实验报告，包括仿真波形以及烧板过程(This file contains all the codes and experimental reports of realizing single cycle CPU, including simulation waveform and download process)

代码为ahb interface ，用verilog编写的,包括仿真和综合。(Code for the interface AHB, written in Verilog, including simulation and synthesis.)

一个FIFO产生程序，主要是一个格雷码的加法器(A FIFO generation process, is primarily a gray code adder)

用Verilog实现的脉冲宽度调制程序，在quartus平台上测试成功。(Using Verilog implementation of pulse width modulation, in quartus platform test successfully.)

说明：  掌握SDRAM数据读写、刷新、初始化以及FPGA串口收发时序，熟练FIFO IP核的生成和调用。(Master SDRAM data read and write, refresh, initialization and the timing of sending and receiving of the serial port of the FPGA, skilled in the generation and invocation of the FIFO IP core.)

ZEDBOARD的管脚分配图和约束文件，包括PCB图和xdc文件(Pin assignment of ZEDBOARD)

本模块适合所有红外接收端，使用时请注意修改地址码，要接收的就是识别用户码，代码里有标注，谢谢大家的支持！

这包括地址数据总线 （ad 总线） 的 verilog 代码为一个 cpu。地址数据位为 16 位。

用于控制SRAM，16bit*1 M.  控制读取方向，严格按照时序图进行延迟设计，非常适合参考设计，用于其他相关开发。希望对大家有用。 用于控制SRAM，16bit*1 M.  控制读取方向，严格按照时序图进行延迟设计，非常适合参考设计，用于其他相关开发。希望对大家有用。