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数字时钟

于 2022-01-28 发布 文件大小:2.80 kB
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代码说明:

其一个数码时钟和闹钟,写在 verilog 的spartan 6,用户可以设置的帮助下电钮,伸直谴责的按钮实施,在正常操作中时钟滴答,然后控件来处理 Alaram 系统中,当 alaram 的时间匹配时钟原始时间的运行然后四个指示灯开始闪烁在该套件

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  • cla - Copy
    说明:  ADDER USING VERILOG ADDER WITH VERILOG VERILOG ADDER
    2019-03-19 01:35:37下载
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  • uart
    fpga串口收发完整程序,Verilog语言。(FPGA configuration PLL complete program, Verilog language.)
    2020-06-20 17:00:02下载
    积分:1
  • agc_gen2
    AGC(自动增益放大) Verilog代码 设计可以参考 第二部分(AGC (automatic gain control) can refer to the Verilog code design )
    2015-04-14 01:17:31下载
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  • netlist
    vhdl program of matlab file converted to vhdl
    2015-02-06 21:21:13下载
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  • fpga--lpass
    基于FPGA的数字低通滤波器 。。。。。(FPGA-based digital low-pass filter。。。。。)
    2021-04-24 08:28:47下载
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  • mux
    说明:  wallance树实现8*8无符号数的相乘(Multiplication of 8 * 8 unsigned numbers by Wallace tree)
    2020-06-04 15:03:39下载
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  • 使用 fifo 来交换不同的时钟
    这个项目是一个简单的 ISE14.7 项目,使用 fifo 缓冲区不同 clk 区的资料。我们也做了模拟 ISim 嵌入到 ISE14.7 中。事实上,我们可以做它没有相同宽度提取。写时钟到 fifo 是 62 MHz,而读的时钟是 16.368MHz.In 这个项目,我们做模拟只是为了验证是否提取数据是否正确与否。结果表明,有时每三点,提取了一个样品;有时每四点,提取了一个样本。 这个项目可能在 GPS navagition 系统中使用。
    2022-02-04 13:36:02下载
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  • VHDL
    EDA技术以EDA软件工具为开发环境,以可编程逻辑器件为实验载体,实现源代码编程和仿真功能。VHDL作为一种标准化的硬件描述语言用于描述数字系统的结构、行为、功能和接口。本设计提出了一种基于VHDL语言的编码器和译码器的实现方法。编码器与译码器是计算机电路中基本的器件,本课程设计采用EDA技术设计编码和译码器。编码器由8线-3线优先编码器作为实例代表,译码器则包含3线-8线译码器和2线-4线译码器两个实例模块组成。课程设计采用硬件描述语言VHDL把电路按模块化方式进行设计,然后进行编程、时序仿真和分析等。课程设计结构简单,使用方便,具有一定的应用价值。 (EDA technology take the EDA software as tools for the development of the environment,programmable logic devices in experimental carrier,the realiztion of the source code programming and simulation. The VHDL as a standardized hardware description language used to describe the struction of digital systems,behavior,function and interface. The paper proposes a method for encoder and decoder based on the VHDL language.Encoder and decoder is a basic computer circuit devices.This Curriculum design by EDA design encoder and decoder.Encoders from 8- 3 priority encoder for example,and decoder includes 3- 8 decoder and the 2- 4 examples of the two decoder modules.And then to program, the timing simulation and analysis.Curriculum design, simple structure, easy to use and has a value.)
    2011-06-22 21:23:30下载
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  • freq_meter
    FPGA的测频程序,用了D触发器,能测1hz到几百hz(FPGA frequency measurement procedures, using a D flip-flop, can be measured to a few hundred hz 1hz)
    2016-04-03 13:41:48下载
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  • 数字秒表的设计
    设计一个秒表,系统时钟选择时钟模块的1KHz,由于计时时钟信号为100Hz,因此需要对系统时钟进行10分频才能得到,之所以选择1KHz的时钟是因为七段码管需要扫描显示,所以选择1KHz。另外为了控制方便,需要一个复位按键、启动计时按键和停止计时按键,按下复位键,系统复位,所有寄存器全部清零;按下开始键,秒表启动计时;按下停止键,秒表停止计时,并且七段码管显示当前计时时间,如果再次按下开始键,秒表继续计时,除非按下复位键,系统才能复位,显示全部为00-00-00。
    2022-02-07 06:46:24下载
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