登录
首页 » Verilog » 简单的32位RISC CPU内核

简单的32位RISC CPU内核

于 2022-01-28 发布 文件大小:8.73 MB
0 120
下载积分: 2 下载次数: 1

代码说明:

我是在韩国仁荷大学学生。这是项目结果的计算机体系结构。它的 CPU 核心,32 位 RISC 系统。它可以在 300 MIPS opreated。1cycle / 1instruction 系统。它提出简单的哈佛架构。和做简单的算术逻辑。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • LED loop example
    资源描述Xilinx FPGA板子实现LED 循环亮灯的例子,对初学者学习Verilog硬件描述语言非常有帮助!
    2022-08-21 20:21:14下载
    积分:1
  • verilog计数器
    verilog计数器,属于数字电子技术实验入门的资料。
    2023-05-18 05:25:04下载
    积分:1
  • 道路检测
    以Cyclon II 系列芯片EP2C35F672C6N 为核心的开发板,用verilog语言描述高速公路上汽车行驶的状态,检测t时刻高速公路上汽车行驶的是否在当前规定的车道内。
    2022-07-05 03:48:17下载
    积分:1
  • sobel
    Verilog代码实现Sobel算子,包括整个工程,仿真也有。。仿真表明该程序能实现Sobel 算子硬件实现(Verilog,Sobel Operator)
    2011-05-10 21:11:21下载
    积分:1
  • ANC_LMS
    verilog描述的基于LMS的自适应噪声消除器ANC算法。用于数字音频处理。(The verilog Description LMS-based adaptive noise canceller ANC algorithm. For digital audio processing.)
    2012-10-29 21:43:33下载
    积分:1
  • Generate_4fsk
    雷达信号产生4PSK简单脉冲信号很好用信号产生(Radar signal pulse signal generating 4PSK simple signal generating good)
    2013-06-22 23:10:05下载
    积分:1
  • hgfdg
    Quartus? II 相关的语言 详细介绍了VHDL verilog软件开发过程(Quartus ? II related language detailed introduces the verilog VHDL software development process )
    2011-07-31 00:24:42下载
    积分:1
  • Xilinx-Timing
    Xilinx FPGA 时序约束资料,原厂出品,经典不需要理由(Xilinx FPGA timing constraint information, original, classic no reason)
    2013-05-17 09:31:26下载
    积分:1
  • cn1
    在MATLAB的SIMULINK中,用DSPBUILDER实现计数功能,控制LED指示灯.(In MATLAB SIMULINK, DSPBUILDER is used to realize counting function and control LED indicator lamp.)
    2018-08-16 15:35:47下载
    积分:1
  • mdio
    使用verilog语言进行编码 完成mdio接口访问phy8201芯片的功能(Use verilog language to encode the mdio interface to access the function of phy8201 chip)
    2018-09-18 14:20:40下载
    积分:1
  • 696516资源总数
  • 106914会员总数
  • 0今日下载