fpga led

飞思卡尔智能车芯片模块程序 MC9S12XS128 测试通过(freescale smart car for MC9S12XS128)

跨时钟域的异步fifo设计设计一个FIFO是ASIC设计者遇到的最普遍的问题之一。本文着重介绍怎样设计FIFO——这是一个看似简单却很复杂的任务。  一开始，要注意，FIFO通常用于时钟域的过渡，是双时钟设计。换句话说，设计工程要处理（work off）两个时钟，因此在大多数情况下，FIFO工作于独立的两个时钟之间。然而，我们不从这样的结构开始介绍—我们将从工作在单时钟的一个FIFO特例开始。虽然工作在同一时钟的FIFO在实际应用中很少用到，但它为更多的复杂设计搭建一个平台，这是非常有用的

说明：  实现AD9117芯片的配置功能，这是一款DAC芯片(Realize the configuration function of ad9117 chip, which is a DAC chip)

ARM7 VERILOG源码，非常精简，3级流水线(ARM7 VERILOG source code, very streamlined, 3-stage pipeline)

采用Verilog语法编写的UDP协议网络  能够实现UDP包的发送和接收 采用Verilog语法编写的UDP协议网络  能够实现UDP包的发送和接收 采用Verilog语法编写的UDP协议网络  能够实现UDP包的发送和接收

axilite_axistream_bfm，有了这个仿真模型，可以模拟AXI总线的读写时序，开发用户自定义功能的IP核，再也不用频繁的下载到FPGA开发板中测试了，也不需要使用繁琐的逻辑分析仪如chipscope、signaltap等工具调试代码，一切bug都可以在仿真过程中解决掉。

基于FPGA的PWM波生成程序，用于控制步进电机。(A PWM wave generater for driving stepper motor.)

Xilinx,Altera,ARM,AVR,S52,Lattice等系列FPGA的下载线电路图和PCB(Xilinx, Altera, ARM, AVR, S52, Lattice series FPGA download cable circuit diagram and PCB)

简单流水线CPU，使用 verilog实现，实现一条指令的整个流程(Implementation of Simple Pipeline CPU Verilog)

DS18B20温度测量程序 之后用于在LCD显示屏上显示对应的温度(DS18B20 test code)