axi slave

说明：  数字逻辑实验课第十二次作业，基于Verilog的Clock时钟(Clock based on Verilog)

4b5b编码器实现，初学者资源，简单的逻辑电路实现(4b5b encoder implementation, resources for beginners)

800x600@60Hz VGA 时序产生的 Verilog 此外包括一个软件二 13.0 测试项目。在 Altera DE0 开发板执行测试。

Parallel to Serial converter Module

用verilog语言的实现FIFO存储器，以先进先出的方式处理数据(The FIFO memory is implemented in Verilog language, and data is processed in FIFO)

32-bit Wishbone Interface • DMA • Buffer Descriptor • Compliant with SD Host Controller Spec version 2.0 • Support SD 4-bit mode • Interrupt-on-completion of Data and Command transmission • Write/Read FIFO with variable size • Internal implementation of CRC16 for data lines and CRC7 for command line Wishbine 总线使用。完整的SD卡控制器，支持文件系统，高速传输。

LBM用于Poiseuille流初学者程序，直接反弹格式(LBM Poiseuille)

文件包含

用于检测100MHZ频率，带51单片机软核，控制外部液晶显示器以及按键等(Used to detect 100MHZ frequency, with 51 SCM soft core, control of external LCD monitors and buttons, etc.)

利用Verilog语言实现串口通信发射模块，此项目程序可运行在quartus软件上。项目中包括波特率时钟模块、数据产生及汉明编码模块、串口发射模块。