fft，ifft verilog代码

URISC的RTL级设计，Verilog代码(Design: URISC RTL Verilog)

UART功能,可以增加在NIOS2內,主要來做外部Flash的擦除及寫入,需搭配上位機傳輸字串來控制(UART function, can increase the NIOS2, the main external Flash to do the erase and write, to be a string with the host computer to control the transmission)

说明：  serdes中的8B/10B编码 verilog实现(Implementation of 8B / 10B coding Verilog)

说明：  基于RTL8211以太网芯片开发的以太网通信代码，使用Quartus编程，FPGA板子为开发者(Ethernet communication code based on rtl8211 Ethernet chip, using quartus programming, FPGA board for developers)

应用背景4联想多级cahe用Verilog。可以跑在Xilinx软件客户端模拟器。4路联想多级cahe用Verilog。可以跑在Xilinx软件客户端模拟器。4路联想多级cahe用Verilog。可以跑在Xilinx软件客户端模拟器。4路联想多级cahe用Verilog。可以跑在Xilinx软件客户端模拟器。4路联想多级cahe用Verilog。可以跑在Xilinx软件客户端模拟器。4路联想多级cahe用Verilog。可以跑在Xilinx软件客户端模拟器。关键技术你好这个代码是使用Xilinx就跑..请查看以下软件中的这一观点。

三八译码器，四位加法器，EDA实验，用verilog编写(EDA experiment with verilog language)

JK触发器，基于verilog编写，JK触发器和触发器中最基本的RS触发器结构相似，其区别在于，RS触发器不允许R与S同时为1，而JK触发器允许J与K同时为1。当J与K同时变为1的同时，输出的值状态会反转。也就是说，原来是0的话，变成1；原来是1的话，变成0。

基于FPGA的VHDL，can总线控制的设计与实现，在ISE下弄的。(FPGA-based VHDL, can control the design and implementation of the bus, get under the ISE' s.)

说明：  用FPGA完成256*8的存储器的读写操作( complete reading and writing 256* 8 memory with FPGA )

本设计是基于EP4CE15F17C8N和12864液晶的频率计程序(The design is based EP4CE15F17C8N and 12864 LCD frequency meter program)