Verilog prepared using USB download cable program realize USB protocol and JTAG...

HDL example source code 2/5 dff_en

接口模块，通过对高位地址的编码可实现在一个FPGA中配置四个独立的功能模块，每个功能模块具有一个带FIFO的输出口和13个独立的可由DSP读写的寄存器，寄存器功能可自定义。模块还包含两个全局寄存器，可实现全局复位，中断等功能。该模块以应用于实际的项目中，目前运行良好(FPGA to emif)

DAC0832的Verilog代码，适用于与ADC0809同时学习，效果明显！(DAC0832 Verilog code, applicable at the same time with ADC0809 learning, the effect is obvious!)

this project is about FIR FIlter By VHdl codes in the ISE.

180nm数字教学库，内含各种标准数字单元(180nm digital lib for education, including standard cells)

I2C EEPROM 存取源碼, 通用ATMEL(I2C EEPROM read/write)

应用背景当你按下一个按钮有一个反弹的效果，因为金属零件连接另一个按钮是不理想的，导致一个读错误的微控制器。如果我们有一个按钮，打开或关闭一个LED，如果我们不实施反弹跳过滤器（软件或硬件）将不准确的击键。有时apretará和LED不行动。关键技术软件解决方案是基于实现代码过滤按键最少x毫秒是不稳定的，所以我们知道什么是对的和别人接触是不考虑

这是用Verilog HDL写的可调占空比分频控制器，可以挂在Avalon总线上使用-This is written in Verilog HDL with adjustable duty cycle frequency controller, can be hung on the Avalon bus use

- RS码是Reed-Solomon 码（理德－所罗门码）的简称，它是一类非二进制BCH码，在RS码中，输入信号分成k·m比特一组，每组包括k个符号，每个符号由m个比特组成。(- RS code is a Reed-Solomon code (Reed- Solomon codes) for short, is a non-binary BCH code, the RS code, the input signal is divided into a set of k · m bits, each including k symbols, each symbol consists of m bits.)

一个FIFO产生程序，主要是一个格雷码的加法器(A FIFO generation process, is primarily a gray code adder)