FPGA实现LC12S无线通讯模块收发

有限状态机（FSM）或有限状态自动机（复数：自动机），或简称状态机，是用于设计计算机程序和时序逻辑电路的计算数学模型。它被认为是一个抽象的机器，可以处于有限个状态之一。机器一次只处于一种状态；它在任何给定时间处于的状态称为当前状态。当tr启动时，它可以从一种状态改变到另一种状态

QuartusII多路选择器,数字电路环境，大三EDA技术实验(Quartus,chosen conductos in matheathics field)

红外接收处理，根据外部波形记录波形的高低电平时间，从而得到波形数据。(Infrared receiver processing, according to the external waveform waveform record high and low times, resulting waveform data.)

讲述软解调很不错的一片文档，主要阐述的是8PSK的软解调FPGA实现，但对8PSK的软解调原理阐述很清楚，没有多余的东西，但需要注意其中各个调制符号点得顺序。(About soft demodulation of a document is very good, mainly on the soft 8PSK demodulation FPGA, but soft 8PSK demodulation principle describes very clearly, no extra stuff, but need to pay attention to the point where each modulation symbol was in order.)

AES （高级加密标准） 是一种标准的加密算法。 它使用其定义自定义的子字节变换、 多项式乘法等进行加密。 请参阅附加的语言代码。 通过 Xilinx ISE 12 打开它。

说明：  实现fpga 读写flash 在k7上验证(Realization of FPGA read-write flash verification on K7)

VHDL code for 32 byte RAM

ALTERA PCIE FPGA开发板（EP4C平台）DDR2内存测试代码(ALTERA PCIE FPGA development board (EP4C platform) DDR2 memory test code)

资源描述 视频解码之RGB转YUV模块(Verilog) 视频解码之RGB转YUV模块(Verilog) 视频解码之RGB转YUV模块(Verilog) 视频解码之RGB转YUV模块(Verilog) 视频解码之RGB转YUV模块(Verilog)

海德汉绝对式编码器代码，VHDL语言编写(Heidenhain absolute encoder code, VHDL language)