流水线设计是高速电路设计中的一个常用设计手段。如果某个设计的处理流程分为若干步骤，而且整个数据处理是“单流向”的，即没有反馈或者迭代运算，前一个步骤的输出是下一...

智能小车的FPGA程序，能实现小车的前进，后退，转弯，使得小车走一个正方形后停止下来，程序采用vhdl硬件描述语言。 智能小车的FPGA程序，能实现小车的前进，后退，转弯，使得小车走一个正方形后停止下来，程序采用vhdl硬件描述语言。 智能小车的FPGA程序，能实现小车的前进，后退，转弯，使得小车走一个正方形后停止下来，程序采用vhdl硬件描述语言。

cordic算法的vhdl实现，内附有文档说明-cordic algorithm vhdl realized, a document containing a note

本实验是用LCD12864显示英文 显示 Our FPGA EDA NIOS II SOPC FPGA(This experiment is shown in English with LCD12864 display Our FPGA EDA NIOS II SOPC FPGA)

位同步例程源代码,FPGA应用领域，Verilog-Bit synchronization routines source code, FPGA applications, Verilog

Diagram and how-to-make instructions pack of 6 diferent Amplifiers

这是一个有关单周期CPU设计的一个参考，里面顶层模块已经写好，而其他模块的内容则是以注释的形式存在，如果要跑这个代码的话，把include的那些代码注释掉然后再将各个模块被注释的代码取消注释即可。( 翻译关闭即时翻译 英语 中文 德语 检测语言 中文(简体) 英语 日语 这是一个有关单周期CPU设计的一个参考，里面顶层模块已经写好，而其他模块的内容则是以注释的形式存在，如果要跑这个代码的话，把include的那些代码注释掉然后再将各个模块被注释的代码取消注释即可。 This is a reference about a single cycle CPU design, top-level module which has been written, and the contents of the other modules exist in the form of comments, if run this code, those codes include the commented out and then each module is uncommented to commented code.)

是我们在在实验室做的摸60计数，并用LED显示出来。-is done in the laboratory in the loss of 60 counts, and LED show.

说明：  常系数有限域乘法器，verilog DHL源码(Constant coefficient finite field multiplier, verilog DHL source)

verilog file , FPGA controll vga display- verilog file , FPGA controll vga display

交通灯控制器，verilog，可控制两个方向各四盏灯的亮灭，并具有时间显示(traffic light controllor，by verilog)