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原创verilog_16bit_risc_cpu，带相关PPT和testbench

于 2022-01-26 发布文件大小:1.07 MB

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代码说明：

原创verilog_16bit_risc_cpu，带相关PPT和testbench尚未进行冲突处理，代码还比较简单，方便新人学习，毕竟处理冲突后代码将会复杂很多。继续关注我吧！等我做好优化和冲突处理后，还会放出来，现在已经想好思路了，就差通宵敲代码和调试了。给我动力，我就可以翱翔蓝天！

下载说明：请别用迅雷下载，失败请重下，重下不扣分！

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LVDS并行数据传输，来自XILINX官网(LVDS Parallel Data Transfer)

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RISC
说明： RISC全部源码，包含仿真文件，使用makefile脚本编写，能通过vcs编译(RISC all source code, including simulation files, using makefile script, can be compiled through VCS)

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altera-de2-ann
基于VHDL+FPGA的神经网络设计，实现简单的字符识别(Design of Neural Network Based on VHDL+FPGA to Realize Simple Character Recognition)

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2013-09-28 21:48:45下载

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数字时钟模块
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verilog-montgomery-RSA
基于Montgoery 算法的RSA,FPGA verilog 实现，有测试文件(Based on Montgoery algorithm for RSA,FPGA verilog implementation，bench file)

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Project7_5
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FPGA 的VGA 显示实验
这是一个原创的VGA接口的代代码。是可以实验在电脑显示器上显示一副一定大小的图片。完全实现了FPGA和电脑显示器的同信了。代码设计风格是原创的。

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YCbCr444_YCbCr422
FPGA YCbCr444转YCbCr422实验很好的参考(FPGA EP4CE40F23C6 YCbCr444 turn YCbCr422 experiment)

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