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开源软核处理器OpenRisc的SOPC设计

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开源软核处理器OpenRisc的SOPC设计

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    说明:  verilog讲义 卡内基梅陇大学verilog课程讲义-unlocked 卡内基梅陇大学verilog课程讲义-unlocked(Verilog Course Lectures at Carnegie Mellon, University Verilog Course Lectures at Carnegie Mellon University Verilog Course Lectures at Carnegie Mellon University)
    2020-06-20 18:00:02下载
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  • 8_1
    一个具有置位、复位、左移和右移功能的八位移位寄存器/“01011010”序列检测器。移位寄存器电路端口为:异步清零输入端口rst,输入时钟clk,置数判断输入端口load,移位类型判断输入端口m,数据输入端口data[7:0],输出端口q[7:0]。序列检测器电路端口为:异步清零输入端口rst,输入时钟clk,串行数据输入端口d,输出标志端口s。(A eight bit shift register / 01011010 sequence detector with set, reset, left shift, and right shift function. Shift register circuit port is: Asynchronous Clear input port rst, input clock CLK, set the number to determine the input port load, shift type to determine the input port m, data input port data[7:0], output port q[7:0]. The sequence detector circuit port is: Asynchronous Clear input port rst, input clock CLK, serial data input port D, output flag port s.)
    2020-12-17 08:29:12下载
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  • hdl-master
    ADI ad9361 vivado 下源代码(ADI ad9361 vivado source code)
    2015-08-30 21:39:28下载
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    买的Altra公司的一款Max II EPM1270T144的电路板,其中的一个用Verilog HDL 编写的驱动数码管的程序,完全可用。-Altra Inc. bought a Max II EPM1270T144 circuit board, one written in Verilog HDL using the digital controls process-driven, fully available.
    2022-02-16 01:33:54下载
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  • fujieqi
    在这里设计的是时分复用系统,就是要将三路8比特数据复用到同一信道上进行传输(Here is the design of time division multiplexing system, is to take the road three 8 bit data multiplexed onto the same channel for transmission)
    2014-10-16 09:31:25下载
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    本文利用FPGA 可以弥补硬件插补器的不足,是执行速度提高,且可与运动控制部分很好的集成,制成运动控制器,实现高速运动控制
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    2022-07-10 01:55:17下载
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