8 位阵列乘法器的 Verilog 代码

fpga与pc的串口通信，使用fifo作为数据缓存。数据从串口读入，存入读取缓存rdfifo里面，然后由控制模块控制，将数据存入写出缓存wrfifo中，串口TX口向WRFIFO发出读取数据的请求，读取数据。

初学学习verilog的经验，可以帮助新手以正确的思维方式，学习方法学习。(Verilog learning experience)

DAC VHDL code using SPI method

异步fifo设计代码，包含完整过程，需要的朋友可以参考，实际设计代码，参考了多个版本，通过了项目验证，已经实际应用。

本源码为Nios II的开发示例,主要演示基于Nios II的uCOS的移植。开发环境QuartusII。 本示例十分经典，对基于SOPC开发的FPGA初学者有很大帮助。(The source code for the Nios II development of examples, mainly based on the Nios II shows the uCOS transplant. Development environment QuartusII. This example is very classic, FPGA-based SOPC development of great help for beginners.)

vc707 board getting started guide

• 自动计费机 （ABM） 是银行信息亭提供给消费者 24 X 7. • 这些作为数据终端实现便捷的货币交易。 • 在这些无人值守的机器，用户不得不使用 ATM 卡 （卡与帐户信息），并提供个人识别号码 (PIN) 使用一个键盘。当计算机将验证该引脚时，客户获取选择的交易记录。 秉承指示并输入正确的选择，用户可以取款、 存款现金、 更改 PIN 或只是获取有关账户余额信息。

说明：  本实验为UART回环实例，实验程序分为顶层unrt_top、发送模块uart_tx、接收模块 uart_rx，以及时钟产生模块clk＿div。uart＿rx将收到的包解析出8位的数据，再传送给 uart_tx发出，形成回环。参考时钟频率为100MHz，波特率设定为9600bps。(This experiment is an example of UART loop. The experimental program is divided into top-level unrt_top, sending module uart_tx, receiving module uart_rx, and clock generation module clk_div. Uart_rx parses the received packet into 8 bits of data and sends it to uart_tx to send out, forming a loop. The reference clock frequency is 100 MHz and the baud rate is set to 9600 bps. stay)

用fpga实现的连连看游戏，功能还不完善，不过可以借鉴。(Realize with FPGA Lianliankan game, function is not perfect, but can be used for reference.)

8位crc的verilog设计 通过仿真综合验证并已应用在工程里面 (verilog of 8bit error checkout )