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Self-study-syllabus-VSC-HVDC
Syllabus for VSC-HVDC course
- 2012-08-24 12:49:16下载
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shumaguan
一个数码管的驱动开发程序,程序完备,可以直接使用,在开发板上使用时注意改变引脚(A digital control of the driver development program, the program is complete, can be used directly, when used in the development of attention to change the pin board)
- 2011-02-15 16:46:47下载
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demo6-beep
说明: demo6 蜂鸣器实验
蜂鸣器演奏音乐(demo6 buzzer buzzer experiment playing music)
- 2020-12-27 22:59:02下载
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CodedLOCK
基于FPGA的电子密码锁设计与实现,语言是VHDL语言,有注释(FPGA-based design and implementation of electronic locks, language is VHDL language, annotated)
- 2013-08-27 21:37:06下载
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Final_final_test
五级流水CPU设计
流水线是数字系统中一种提高系统稳定性和工作速度的方法,广泛应用于高档CPU的架构中。根据MIPS处理器的特点,将整体的处理过程分为取指令(IF)、指令译码(ID)、执行(EX)、存储器访问(MEM)和寄存器会写(WB)五级,对应多周期的五个处理阶段。一个指令的执行需要5个时钟周期,每个时钟周期的上升沿来临时,此指令所代表的一系列数据和控制信息将转移到下一级处理。(Five level flow CPU design)
- 2020-10-18 16:07:26下载
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ModelSim_
FPGA编写环境,具有仿真容易,软件内存小的特点(FPGA authoring environment, with easy simulation software features small memory)
- 2013-07-24 19:20:57下载
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traffic_lights
用Verilog实现的交通信号灯控制,主干道和支路通行的时间不相等(Using Verilog implementation of traffic signal control, the trunk road and the slip is not the same passage of time)
- 2009-03-28 18:31:31下载
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使用 nios 和 verilog hdl tcp/ip 通信通过使用来创建 DM9000A,它可以起到 5 Mb/s
使用 nios 和 verilog hdl tcp/ip 通信通过使用来创建 DM9000A,它可以工作到 5 Mb/s 我已经用它在 DE2 板,你下载它和可以将复制到您的项目,然后使用它直接
- 2022-02-06 17:53:00下载
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shuzishizhong
这是基于verilog hdl的数字时钟源代码,能够实现时分秒的计时,可以手动进行调时与调分。(This is based on the digital clock verilog hdl source code, can be achieved when every minute of the time, you can adjust the time manually adjusting points.)
- 2013-12-10 22:21:55下载
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forwarding
浙江大学体系结构实验课代码,5级流水线实现旁路和停顿(5-stage pipeline to achieve realization of the bypass pipeline bypass pause 5 pause)
- 2020-09-26 12:07:46下载
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