8 位阵列乘法器的 Verilog 代码

Dynamic Power Management for the Iterative Decoding of Turbo Codes

一个小寄存器堆，使用参数化编程，附有仿真代码，可直接在vivado（2018.2版本及以后）上运行(A small register heap, using parametric programming)

说明：  基于quartusII的QDPSK调制解调vhdl程序。(Modulation and demodulation based quartusII of QDPSK vhdl program.)

axi协议中的full子协议，可用于直接访问zynq器件的ddr器件。(The full sub protocol in the Axi protocol can be used to direct access to the DDR device of the zynq device.)

用Verilog实现的16位进位先行加法器。实现了饱和算法。

用于实现上位机与下位机之间通过RS232协议来进行通讯。(It is used to realize communication between upper computer and lower computer through RS232 protocol.)

//顶层模块 //本次正弦波频率大约在750-800Hz，没有精确计算，和DA的加载时间有关 module DA_AD ( clk, rst_n, DAC_SCLK, DAC_DATA, DAC_LDAC, DAC_LOAD, ADC_SDO, ADC_SDI, ADC_SCLK, ADC_EOC, ADC_CS, ADC_FS, led1 ); input clk; input rst_n; output DAC_SCLK; output DAC_DATA; output DAC_LDAC; output DAC_LOAD; //AD相关 input ADC_SDO; //ADC转换完成输出的数据 input ADC_EOC; //ADC的转换完成输出信号 output ADC_SDI; //ADC的输入数据 output ADC_SCLK; //ADC时钟信号 output ADC_CS; //ADC片选,低有效 output ADC_FS; //DSP模式帧起始信号 output led1; wire DATA_EN; wire [7:0] Cordic2driver; wire start; TLC5620_driver ins_TLC5620_driver ( .clk(clk), .rst_n(rst_n), .DATA_IN(Cordic2driver), .DATA_EN(DATA_EN), .

SDIO Verilog Sourcw code

MVB架构流程图。MVB开发用，大连海天资料(MVB development, Dalian Haitian data)

FPGA测序和DDS产生各种波形程序，用Atral器件开发(FPGA sequencing and DDS generate various waveform programs.)