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Xilinx Licenses 2018

交通灯通过数码管显示，几种模式可调，还可以时间可设，适合初学者入门参考学习。(LED traffic lights can be set to several modes adjustable time beginners reference ~ ~ ~)

此为数学形态滤波器消燥的代码，用于一维信号，涉及一个具体的例子，需要的话可以自己修改，修改相应的结构元素。(This is a mathematical morphology filter away dry code, used to one dimensional signal, involving a concrete example, necessary can change ourselves, change the structure of the corresponding elements)

说明：  华为FPGA设计全套资料，学习FPGA的朋友可以下载看看。(Huawei FPGA design a full set of materials, friends learning FPGA can download and see.)

应用背景写一个Verilog描述签署4位加法器/减法器。该模块fi定义是：模块add4（cout，总和，A，B，CIN，复位，时钟，添加）输入[3:0] A，B；输入CIN，复位，时钟，加；1 / 0 / /添加=表示加法/减法输出[3:0]总和；输出cout；。..模块然后，请将测试设备的fi贴我提供证明的正确性你的设计。什么样的手：1）注释你的设计源代码。2）使用提供的测试fi设备的仿真结果。3）报告你如何设计硬/软的警察关键技术什么样的手：1）注释你的设计源代码。2）使用提供的测试fi设备的仿真结果。3）报告你如何设计硬/软拷贝什么样的手：1）注释你的设计源代码。2）使用提供的测试fi设备的仿真结果。3）报告你如何设计硬/软拷贝什么样的手：1）注释你的设计源代码。2）使用提供的测试fi设备的仿真结果。3）报告你如何设计硬/软拷贝

cmos摄像头采集，经sdram缓存有FPGA控制VGA输出，基于xlinx 的ep4ce6实现

Program for simulate a prtsc

uart documentation, july 17, 2019. the document describes the basics of verilog programming and how to implement them on an fpga device

数字滤波器包含IIR数字滤波器和FIR数字滤波器。本设计的工作主要是Labview软件部分，包括信号生成模块、滤波模块、显示模块的设计(IIR digital filter comprises a digital filter and FIR digital filters. The design work is mainly Labview software parts, including signal generation module, filter module, display module design)

讲述4ASK的原理并附有matlab调制解调的源码。。。。。。。。。。 注：原来上传的4ASKmod.zip不要下(The principle tells 4ASK together with modulation and demodulation matlab source. . . . . . . . . . Note: The original upload 4ASKmod.zip not down)