k60中文数据手册
呕心沥血找到的，k60的很全的数据手册了，20兆~K6OP144M100SF2RM. pdfK60 Sub-Family Reference Manual, Rev. 6, Nov 2011第一章关于本文档1.1概述1.1.1目的夲文档描述了飞思卡尔K60系列微控制器的特征、结构和编稈方法1.1.2读者本文档上要是面向即将或者是已经使用K60开发系统的系统设计工程师和软什应用开发者。1.2习惯性约定1.2.1编号制度下的下标标志着不冋的编号系统下标标识b二进制的数字:例如十进制5用二进制表示为101b。某些情况下二走制数字也是用前缀0b来表小进制数字:一般在容易混淆的地方才会便用这个下标。一般情况下,十进制数字不使用下标h六进制数字:例如|进制60用|六进制3Ch来表示。茉些情况下,十六进制也使用前缀0X来表示。1.2.2标识符号本文件使用一下标识符号举例说明placeholder. x斜体的项H是为您提供的占位符的信息。斜体文字也用于出版物的标题和强调。纯小写字母也被用来作为单一的字母和数字的占位符。coae固定宽度的类型表示必须严格按照显示的文本进行输入。它用于指令助记符,指令,标示符,子命令,参数,和运算符。固定宽度的类型乜可用于示例代码。指令助记符和命令在文本和表格中仝部使用大与,例如:BSR。SRISCM]括号中的助记待表示寄存器某个字段的命名,例如SR寄存器的SCM位(段)。REVNOL6: 4, XAD[7: 0]括号内使用冒号隔开的数字表示●寄仔器某个命名字段:例如 REVNO6:4」表示REVNO寄存器的06位。●单个总线的信号范围:例如XAD7:0表示XAD总线的0-7号位。EditbyiliE:soonli@qq.comK6OP144M100SF2RM. pdfK60 Sub-Family Reference Manual, Rev. 6, Nov 20111.2.3特殊说明卜列的词汇具有特妹的含义:术含义assert某个信号的状态如下所示置高时会被激活置低时会被激活deasserted某个信号的状态如下所示置高时会被禁止置低时会被禁止reserved个内存的空间,寄存器,或者区域是留作将来使用的,写入时会产生不可预料的结果EditbyiliE:soonli@qq.comK6OP144M100SF2RM. pdfK60 Sub-Family Reference Manual, Rev. 6, Nov 2011作者黑li源文件名称:K60P44M0SF2 RM. pdf源文件版本:K60 Sub-Family reference manual,Rev.6,Nov201目标文件版本:0.1最后编辑日期:2012.04.21.17.37修改说明:初稿,夲人水平有限,红色部分是在是没能直接翻译出来。汗,别笑我哈EditbyiliE:soonli@qq.comK6OP144M100SF2RM. pdfK60 Sub-Family Reference Manual, Rev. 6, Nov 2011第二章引言2.1概述夲章概述了 Kinetis系列以及其中的K60系列,还对设备所涵盖的模块进行了概括描述。2.2K60系列引言K60微控制器系列具有以下性能:IEEE1588以太网,全速和高速USB2.00n-The-Go带改备充电探测,硬件加密和防窜改探测能力。肀富的模拟、通信、定时和控制外改从100LQFP封装256KB闪存开始可扩展到256 MAPBGA1MB闪存。大闪存的K60系列器件还可提供可选的单精度浮点单元、NAND內存控制器和DRAM控制器2.3功能模块分类器件按照功能分为不同的模块,下面的章节对每个功能模块有着史详细的描述。表格2-1功能模块分类模块描述ARM Rotex-M4内核32位 ARM Crotex-M内核,只有DSP指令和单精度浮点运算单元,1.25DMIPS / MHZ,基于ARMv7结构,在某些系列中还包括16KB的数据/指令高速缓冲。系统模块系统集成控制模块电源管理和模式控制多种电源模式可供选择:运行、等待、停止和掉电模式低漏电流唤陧单元杂项控制单元交义开关内存保护单元内部总线直接内存访问(DM)控制器与复用器,增加可用的DMA请求外部看门狗存储内部存储器包括程序存储器FlexNvMFlexRAM可编程 FLASH编程加速内存SRAM外部存储和设备控制总线接口: FlexBus串行可编程接口: EzPortNAND flash控制器时钟可选的多个时钟源:包括内部时钟和外部时钟为系统提供系统时钟的振蕩器EditbyiliE:soonli@qq.comK6OP144M100SF2RM. pdfK60 Sub-Family Reference Manual, Rev. 6, Nov 2011为实时时钟提供时钟源的振荡器加CRC模块硬件加窣和随机数发牛器模拟集成可编程放大增益的高速AD转换器模拟比较器DA转换器内部参老电压定时器可编程延时模块柔性定时器周期性中断定时器低功耗定时器载波调制定时器实时时钟通信以太网MAC控制器支持IEEE1588协议USB0TG内嵌全速/低速PHYUSB支持设备充电检测功能USB自带电压调节功能髙速USB控制器UPI接凵CANSPI12CUARTSD主机控制器人机界面GPIO硬件电容触摸屏接口2.3.1 Rotex-M4內核模块器件内包含以下核心模块表格2-2核心模块模块描述ARM Cortex M4ARM Cortex内核是最新的 Cortex系列处理器主要针对成本敏感、目标确定性、中断驱动的应用而推出的Cortex M内核是基于ARMv7构架,: Thumb-21SA了集兼容 Cortex w3、 Cortex m1和 Cortex mo核心Cortex M4改进包括增加了ARMv7 Thumb2DSP(与ARMv7A/R构架相兼容的),32位SIMD指令(单指令多数据饱和运算指令中断控制器(NVIC)ARM7-M构架的异常和中断处理器(NVIC)使用可重新定位的中断向量表,支持多个可配置优先级的外部中断和个不可屏版中断EditbyiliE:soonli@qq.comK6OP144M100SF2RM. pdfK60 Sub-Family Reference Manual, Rev. 6, Nov 2011重映射寄存器简化了编程难度,中断控制单元包含着中断函数的地址,相应的中断程序地址通过指令总线在中断向量表中杏找获得。前十六个入口分配给内核的内部中断,剩下的由外围器件使用。异步唤醒中断控制器(AWIC)在停止模式下,异步唤酲中断控制器檢测异步唤醒事件,并向时钟控制单元发送信号来唤醒系统时钟。当系统时钟启动后,中断控制器开始检测中断,进行常规中断和事件的处理。调试接冂绝大部分器件的调试部分都是基于AM的 CoreSight构架,此构架提供了四个调试接口°IEEE1149.1JTAGIEEE 1149. 7 JTAG (CJTAGrial Wire debug (SWD)ARM Real-time Trace nterface2.3.2系统模块器件内包含以卜系统模块表2-2系统模块模块描述系统集成控制模块(S)系统集成控制模块实现部分模块的·些基本的配置功能系统控制模块(SMC)系统控制模控制和保护系统在各个电源模式的切换,控制电源管毘模块(Pλ),在电源切换时复位整个系统。电源管珥模块(PMO)电源箮理单元提供多种电源模式。不同的电源模式可以为使用者提供最佳的功耗模式。包括上电复位,可编程阀值的掉电检测。低漏唤醒单元L)低漏唤醒单元支持多种内部/外部唤醒模式杂项控制模块(MCM设置嵌入式跟踪调试单元交叉开关(XBS)交叉开关连接着主机总线和外围器件总线,他能实现总线上所有的主机访问任意的从机,在不同的主机访问相同的从机时提供优先级仲裁内存保护单元(MPU提供内存保护和任务隔离功能,并监视总线上主机和从机的通信外围设备总线根据交义开关的配置,位大部分外国器件的存取提供接口。DMA复用器( DMAMUXDMA复用器在众多的DMA请求中,挑选出16个传递给DMA控制器内存直接读取控制器(DMA)外部看门狗监视器EWM软件看门狗(WDOG)EditbyiliE:soonli@qq.comK6OP144M100SF2RM. pdfK60 Sub-Family Reference Manual, Rev. 6, Nov 20112.3.3存储和存储接囗器件包含以下的存储器和存储接口表格2-4存储和存储接口模块描述闪存( Flash memory)程序存储区,可执行代码的非易失存储器FlexMemory:包含以下类聖的存储器LexNvm:非易失存储器,可是存放可执行代码,数据或者是模拟 EEPROMFlexray:随机读取寄存器,可以用作传统的RAM,也可用作扃耐写的 EEPROM或者是加速闪存编程编程闪存:编程加速RAM,用于加速 Flash编程。闪存控制器管片上和外围的存储模块的接∏(Flash memory controller)随机动态存储器(SRAM)内部的RAM,一部分RAM在低漏模式下仍能保持供电。随机动态存储器控制器管珥核心和外设存取系统RAM。(SRAM controller)系统寄存器块32位的寄存器,在VDD供电的听有电源模式下都可以访问BAT寄存器块32位的寄存器,在VBAT供电的所有电源模式下都可以访可编程串行接口( EzPort)和业界标准的SPI闪存使用相同的的串行接口,命令集为其子集。能够读、擦除和编程闪存闪存编程后用复位命令重启系统FlexBus六个独立的、可由用户设置的片选信号,可以与外部SRAM、PROM、 EPROM、 EEPROM、闪存和其他外设无缝接∏8位、16位和32位数据总线宽度,提供复用或非复用的地址和数据总线的配置2.3.4时钟器件包含以下的时钟模块表2-5时钟模块模块描述多时钟发生器(MG)提供多个时钟源包括锁相环-压控振荡器锁频环-数控振荡器内部参考时钟可以为其他片上外设提供时钟系统时钟振荡器系统振荡器,在与外部晶体或谐振器的结合EditbyiliE:soonli@qq.comK6OP144M100SF2RM. pdfK60 Sub-Family Reference Manual, Rev. 6, Nov 2011为MCU产一个参考时钟实时时钟振荡器独立电源供电的实时时钟振荡器提供一个32KHZ时钟信号,当然他也可以用作主振荡器为系统提供时钟信号。2.3.5安全和完整性模块器件包含以下的安全和完整新模块表26安全和完整性模块模块描述加密加速单元(CAU)支持DES、3DFS、AES、MD5、SHA-1和SHA-256算法简单的C调用飞思卡尔优化后的加密函数随机数4成器(RNG)支持数字签名标准中定义的密钥牛成算法(参考http://www.itl.nistgov/fipspubs/fip186.htm)集成的熵源能够为RNGB提供熵,以获取种子冗余循环校验(CRC)采用16位或32位移位寄存器的CRC发生器电路16/32位CRC用户可配置可编程的生成器多项式·误码检测功能可以检测所有单、刈、奇误码及大多数多位误码可编程的初始种子值高速CRC计算通过转置寄存器转置输入数据和CRC结果,此为可选特性,用于某些字节是⊥sb格式的应用2.3.6模拟外设器件包含以下的模拟模块表2-7模拟模块模块描述16位具有可编程增益功能的ADC16位的逐次逼近型ADC,具有可编程增益功模拟比较器全电压蒞闱内比较两个模拟输入信号6位的DAC64抽头的梯形电阻网络,向需要电压基准的应用提供基准12位的DAC低电压通用型DAC,可以输出到外部引脚,也作为一个模拟比较或者是ADC的输入。电压参考(VRF可配置的修止寄存器,以0.5m为单位递增,在复位后自动加载室内温度值。可以用于医疗,比如说血糖仪。为模拟外设或者是电压传感器提供参考电压。如ADC. DAC, CMP.EditbyiliE:soonli@qq.com
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Vivado约束指导手册
Vivado约束指导手册输入端口到输出端口路径在从输入端口直接到输出端口的路径上,数据:不需要在器件内部锁存(atch),直接从输入端口到输出端口。他们通常被称为ln-to-out数据路径端口时钟可以是虚拟时钟也可以是设计时钟路径举例图3-1描述了上面所有的路径,在此例图中,设计时钟CLKo可被用作端口时钟,这样既可以约束D|N延时也可以约束DOUT延时FPGA DEVICEBoardDeviceInternal Delay REGAData Path DelayREGB Internal DelayBoardDINi DOUT Device○A4InpOutputDelayBUFGPort ClockCLKOPort clockIn-2-out Data PathFigure 3-1: Path Example时钟路径部分每一个时钟路径由三个部分组成:源时钟路径数据路径目标时钟路径源时钟路径源时钟路径是由源时钟从它的源点(典型的是输入端口)到发送时序单元的时钟引脚之间的路径。对于从输入端口起始的时序路径来说,就不存在源时钟路径数据路径对内部电路,数据路径是发送时序单元和捕捉时序单元之间的路径发送时序单元的有效时钟管脚称为路径起始点捕捉时序单元的数据输入管脚称为路径结束点对于输入端口路径,数据路径起始于输入端口。输入端口是路径的起始点对于输出端口路径,数据路径结朿语输岀端口。输岀端口是路径的结束点。目标时钟路径目标时钟路径是由目标时钟从其源点(典型的是输入端口)到捕捉时序单元的时钟管脚之间的路径。对于结束于输出端口的时序路径,就没有目标时钟路径图3-2显示了3段典型的时序路径REGAData PathREGBEndpointSource Clock PathStartpointDestination Clock PathFigure 3-2: Typical Timing PathSetup和Hold分析vⅳ ado ide分析时序并且在时序路径终点时候报告时序裕量。时序裕量是指在时序路径终点数据要求时间和抵达时间的差异。如果裕量为正,从时序的角度考虑此路径是有效的。Setup检查为了计算数据所需的 setup时间,时序引擎:1.决定源时钟和目的时钟之间的普通周期。如果没有被发现,为分析考虑多达1000个时钟周期。2.检查覆盖普通周期上的起始点和终点所有上升和下降沿。3.在任何两个有效 active沿之间的最小正差值dela。这个deta被称为 setup分析的时序路径要求Setup路径要求示例假象2个寄存器之间的一条路径,这些寄存器由其相应时钟上升沿触发。这条路径有效的时钟沿只有上升沿。时钟定义如下:.clko周期6nsck1周期4nsCommon periodclko launch edgesSetup(1)Setup(2)clk1 capture edgesOns 2ns 4nss 8n5 10ns 12nsFigure 3-3: Setup Path Requirement Example图33显示有2个单独的源和目的时钟沿有资格受到 setup分析: setup(1和 setup(2):源时钟发送沿时间:0ns+1*T(ck0)=6ns目的时钟抓取沿时间:0ns+2*(ck1)=8nsSetup Path Requirement=抓取沿时间-发送沿时间=2ns在计算路径要求时候,需要考虑2个重要的点:1.时钟沿是理想的,那就是说,时钟树插入延迟不在考虑之内2.默认时钟在0时间点是 phase-aligned,除非他们的波形定义引进了 phase-shit。异步时钟相位关系未知。时序引擎在分析其间路径时候会考虑默认值。关于异步时钟的更多内容看下部分Setup分析数据要求时间Setup分析数据要求时间是指为了让目的单元能安全的采样数据,数据必须在这个时间点之前稳定。这个值基于:目的时钟采样沿时间.目地时钟延时源时钟和目的时钟的不确定性目的单元 setup时间Setup分析的数据抵达时间Setup分析的数据抵达时间,是指由源时钟发送的数据在路径终点的稳定时候所需要的时间。它的值基于:源时钟发送沿时间源时钟延时数据路径延时数据路径延时包括所有从起点到终点的单元(cel)和线(ne延时。在时序报告中, Vivado将 setup时序考虑为数据路径的一部分。相应的,数据到达和要求时间的公式为:Data Required Time (setup)= destination clock capture edge time+destination clock path delayclock uncertaintyData Arrival Time(setup)= source clock launch edge timesource clock path delay+ datapath delaysetup timeSetup裕量是指要求时间和实际抵达时间的差值:Slack (setup)= Data Required Time -Data Arrival Time在输入数据引脚寄存器上 Setup裕量为负值,说明寄存器有可能锁存到未知的值跳转到错误状态Hod检查Hod裕量的计算与 setup裕量计算直接相关。当 setup分析证明了在最悲观的情况下数据可以被安全捕捉,hold分析确保了:同样的数据不可能被前面目地时钟沿错误的抓取下一个源时钟沿发送的数据不能被用来分析 setup的目的数据沿抓取因此,为了找到hold分析的时序路径,时序引擎考虑了所有为 setup分析的源和目的时钟沿结合的可能。对每一种可能的组合,时序引擎:检查发送沿和减去一个目的时钟周期的抓取沿之间的差值.检查了加上一个源时钟周期的发送沿和抓取沿之间的差值.只保留时间差值最大的发送沿和抓取沿hold路径要求示例采用page33中 setup路径要求示例中的时钟。对于 setup分析那仅有2个可能的时钟沿组合:Setup Path Requirement (S1)=1*T(clk1)-0*T(clk0)= 4nsSetup Path Requirement (S2)=2*T(clk1)-1*T(clk0)=2ns那么相应的hod要求如下:For setup s1:Hold path Requirement (Hla)-(1*T(clk1)-1*T(clk1))-0*T(clko)=onsHold Path Requirement (Hlb)=1*T(clkl)-(0*T(clk0)+I*T(clko))=-2nsFor setup $2:Hold Path Requirement (H2a)=(2*T(clk1)-1*T(clk1))-1*T(clko)2nsHold path Requirement(H2b)=2*T(clk1)-(1*T(clk0)+1*T(clk0))=-4ns从上面可以看出最大的要求时间是Ons,这正好与源时钟和目的时钟第一次上升沿相吻合。Hold路径要求示例,page36显示了 setup检查沿和他们相关的hold检查。cIko launch edgesHla S1 H1b/H2a522bclk1 capture edgesOns 2ns 4ns 6ns 8ns 10ns 12nsFigure 3-4: Hold Path Requirement Example此例中,最终的hod要求时间不是来源于最紧的 setup要求。这是因为所有可能的 setup沿都会被考虑在内,是为了找到最又挑战性的hod要求。正如在 setup分析中,数据要求时间和数据抵达时间是基于以下条件计算的:源时钟发送沿时间.目的时钟抓取沿时间源和目的时钟延时时钟不确定性数据延时.目的寄存器hod时间Data Required Time (hold)= destination clock capture edge timedestination clock path delayclock uncertaintyData Arrival Time (hold)= source clock launch edge timesource clock path delaydatapath delayhold timeHod裕量是要求时间和抵达时间的差值Slack (hold)= Data Arrival Time Data Required Time正的时序裕量意味着即使在最悲观的情况下数据也不会被错误的时钟沿抓取。而负的hold裕量说明抓取的数据错误,而且寄存器可能进入不稳定状态。矫正( recovery和移除( removal分析矫正和移除时序检查与 setup和hold检查相似,区别就是它们应用于异步数据管脚例如set或者clear o对于异步复位的寄存器.矫正时间是异步 reset信号为了锁定新数据已经切换到它的无效状态之后,到下一个有效时钟沿之间的最小时间。移除时间是在异步复位信号安全切换到其无效状态之前,到第一个有效时钟沿之后的最小时间。下面的等式描述了这两种分析的sack是如何计算的Recovery check下面的等式描述了下面如何计算:Data Required Time (recovery ) =destination clock edge start time+ destination clock path delayclock uncertaintyData Arrival Time (recovery )= source clock edge start timesource clock path delaydatapath delayrecovery timeSlack (recovery)= Data Required Time Data Arrival TimeRemoval checkData Required Time (removal)= destination clock edge start timedestination clock path delayclock uncertaintyData Arrival Time (removal)= source clock edge start timesource clock path delay+ datapath delayremoval timeSlack (removal)= Data Arrival Time -Data Required Time正如 setup和hold检査,一个负的 recovery裕量和 remova裕量说明寄存器可能进入亚稳态,并且将未知的电子层带入设计中。定义时钟时钟数字设计中,时钟提供了从寄存器到寄存器之间可靠的传输数据的时间参考。 Vivado ide时序引擎用时钟特征来:计算时钟路径要求以裕量计算的方式报告设计时序裕量更多信息,参考时序分析这章为了得到最精确的最大的时序路径覆盖,时钟必须合理的定义。可以用下面的特征定义时钟:源时钟是指定义在时钟驱动引脚或者时钟树跟端口的时钟时钟沿可以由周期和波形特性的组合描述周期是ns级的,与描述的波形的时间周期相匹配.时钟波形是在时钟周期里,在数ns内时钟上升沿和下降沿绝对时间的列表列表必须包含偶数个值。第一个值一般与第一个上升沿吻合,除非另外指定,默认的时钟占空比是50%相位是ns。如图4-1所示,ck0周期10ns,占空比50%,相位0ns。Ck1周期8ns,占空比75%,相位2ns。CIkO: period 10, waveform =10 5]CIk1: period =8, waveform=2850%50%ClaOns5ns10ns15ns25%75%clkbOns 2ns8ns 10ns16nsFigure 4-1: Clock Waveforms Example传播【 propagated clock)时钟周期和波形特征体现了时钟的理想特征。当时钟进入FPGA器件并且经过时钟树传播时候,时钟沿会有延时而且会随着噪声和硬件特性而改变。这些特点被称为时钟网络延时( latency)和时钟不确定{ uncertainty)时钟不确定性包含下面内容:clock jitterphase error任何额外指定的不确定Vivado会默认的将时钟作为传播时钟,这意味着,这是非理想的时钟。这么做是为了提供包含时钟树插入延时和不确定性的裕量的值。特定硬件资源
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