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LMS_Identify.m实现了LMS算法和NLMS算法的性能比较，文档详细描述了LMS自适应滤波器对信号滤波的步骤以及归一化LMS算法（NLMS）基于信号功率的自适应步长的调节函数

CST喇叭天线仿真 CST是一款微波仿真软件

[代码及相关实验]---代码为C语言编写1、CPU看门狗实验2、LED跑马灯实验3、CPU Timer定时器实验4、实时时钟实验5、AD转换实验6、扩展SDRAM读写实验7、扩展FLASH读写实验8、快速傅立叶变换(FFT)实验9、FIR滤波器实验10、IIR滤波器实验11、自适应滤波器（FIRLMS）实验12、键盘扫描实验13、外部中断输入实验14、AIC23播音实验15、LCD显示实验16、串口通信实验17、USB2.0通信实验18、网络通信实验19、SD卡读写实验20、MMC卡读写实验21、数字图像直方图实验22、数字图像边缘检测实验23、数

【实例简介】这是我用BASS.DLL音频函数库调用VST插件的例子,用VisualBasic6.0编写的,有兴趣的可以拿来看看。 如果想编写功能强大的音频播放器,BASS.DLL库是不错的选择!

软件技术方案模板合集，写技术方案再也不需要开百度文库会员了。

对jira后台管理各个 菜单及界面的功能进行介绍，同时也对系统的整个方法、步骤、技巧进行说明。2 项目管理 52.1 新建项目 62.2 问题类型 92.2.1. 新建问题类型 92.2.2. 新建问题类型方案 92.2.3. 问题类型方案关联项目 102.3 工作流 112.3.1. 新建工作流 112.3.2. 新建工作流方案 132.3.3. 工作流方案关联项目 152.4 字段 172.4.1. 创建字段 172.4.2. 创建字段配置 192.4.3. 创建字段配置方案 202.4.4. 字段配置方案关联项目 222.5 界面 232.5.1. 创

meanshift实现的标准代码，亲测可用，里面包含5个m文件分别是Main.m，meanShift.m，colorspace.m等等，和一些张测试图片。加了中文注释了，易懂绝对好用，还有12张测试图片。

FFT的蝶形运算实现饿Verilog源代码，这是我们的一个实验中的一个重要模块。

most of the researches on PV power generation forecasting methods have problems such as long time for model training and propose an optimization. Using the BP(backpropagation) neural network, this learning algorithm is mainly applicable to multi-input, multi-output networks. It can rely on ready-mad

MPU-6050 六轴传感器数据手册（中文）T。pvewTop View88昌翼24123122212019CLKIN18 GNDCLKIN 118 GNDNc 217|NcNC 2Nc6NCNc 316NCMPU-6000MPU-6050Nc16 NCNc514NCAUX DA613VDDAUX_DA613VDDmoQB5B召azQFN PackageQFN Package24-pin, 4mm x 4mm xo9mm24-pin, 4mm x 4mm x 0.9mm+2+7.2典型应用GNDCr 10n2巴2222l2巴2凹2CLKINMPU600回而MPU-6050 sAX CLAUX CLGNDClVLOGIC△NDGNDTypical Operating Circuits73所用电容规格器件标签规格数量校准滤波电容(Pm10)C1陶瓷,Ⅹ7R,0.1uF±10%,2VVDD旁路电容(Pin13)C2陶瓷,Ⅹ7R,0.1uF±10%,4∨电荷泵电容(Pin20)C3陶瓷,Ⅹ7R,10UF±10%,50VLOGC旁路电容(Pin8)C4陶瓷,X7R,10uF±10%,4V7.4上电过程建议Power-Up Sequencing1. TVDDR is VDD rise time: Time for vdd to risefrom 10% to 90% of its final valueVDDR2. TVDDR is $100msec3. tvr is VLOGIC rise time: Time forVLOGIC to rise from 10% to 90% of its finalVDDvaltlVR4. TVGR is S3msec90%5. TvG-VDD is the delay from the start of VDDramp to the start of VLOGIC riseVLOGIC10%6. TVLGVDD is 20: VLOGIC amplitude mustalways be sVDD amplitude7. VDD and VLOGIC must be monotonicramps1.VLOG|C振幅必须sVDD振幅2.VDD上升时间(TvDR)为实际值的10%到90%之间3.VDD上升时间(TvDR)≤100ms4.ⅥLOGC上升时间( TVLGR)为实际值的10%到90%之间5. VLOGIO上爪时间(TvcR)≤3ms6. TVG-VDD为从VDD上升沿到LOG|C上升沿的时间7.VDD和ⅥLOGC必须是单调边沿7.5系统结构图CLKINCLKOUTacknowledgSCL FROMMASTER8clock pulse forSTARTacknowledgementconditionAcknowledge on the ic bus通信开始标志(S)发出后,主设备会传送一个7位的Save地址,并且后面跟着一个第8位,称为Read/ Write位。R^W位表小主改备是在接受从改备的数据还是在向其写数据。然后,主设备释放SDA线,等待从设各的应答信号(ACK)。每个字节的传输都要跟随有一个应答位。应答产生时,从设备将SDA线拉低并且在SCL为晑电平时保持低。数据传输总是以停止标志(P)结束,然后释放通信线路。然而,主设备也可以产生重复的开始信号去操作另一台从设备,而不发出结束标志。综上可知,所有的SDA信号变化都要在SCL时钟为低电平时进行,除了廾始和结束标志。SDA91-7891-7START ADDRESS RN ACKDATAACKDATAACK STOPconditionComplete IC Data Transfer如果要写MPU-60X0寄存器,主设备除了发出开始标志(S)和地址位,还要加一个R∧W位,0为写,1为读。在第9个时钟周期(高电平时),MPU-60X0产生应答信号。然后主设备开始传送奇行器地址(RA),接到应答后,开始传送寄存器数据,然后仍然要有应答信号,依次类推。单字节写入时序Master S AD+WRADATASlaveACKACKACK连续写入时序