verilog 串口多字节发送程序

train controler by verilog

调整iq幅度不平衡的模块，可以解决载漏和边带问题。(Iq amplitude imbalance adjustment module can be resolved carrier and sideband leakage problems.)

VGA显示控制：时序控制+像素点的颜色处理显示十字光标（vorilog）(VGA Display Control: Timing Control+ pixel color processing and display cross cursor (vorilog))

硬件描述语言HDL(Hardware Description Language)经典教程(Classic Verilog tutorials)

说明：  经典的OV5642的verilog驱动程序(Verilog Driver of Classic OV5642)

这是语言代码的 vga 控制器，为使用 fpga 德 70 altera 和使用 quartus， 此过程描述的水平像素计数器的操作。同步设置计数器为零 fpga_reset_n 应用时。计数器上的每个像素时钟的上升沿的递增。水平像素计数器的范围是 [0,793]。当计数器达到 793 时，它翻转为零在下一个周期。因此，该计数器有 794 像素时钟的期间。同为 25 MHz 的像素时钟，这一段时间的 31.76 μ s 转化。

液晶显示屏显示汉字“年”的驱动程序VHDL(nian VHDL)

ad9957的资料，内含有命令字生成器，适合使用该芯片的开发人员(ad9957 data, contains the command word generator for developers using the chip)

压缩包是ti xds100v3 Design kit的安装文件，安装后有原理图、PCB文件，与DSP接口采用FPGA，安装后有源码，是VHDL格式的，支持开源，降低开发成本(Compression package is ti xds100v3 Design kit installation file after installation schematics, PCB files, and DSP interface with FPGA, after installation source is VHDL formats, support for open source, reduce development costs)

ＡＥＳ的Ｖｅｒｉｌｏｇ实现源码，速度还可以，ｓ盒使用ｃａｓｅ实现的，ｔｅｓｔｂｅｎｃｈ的测试数据有２百多，已经过验证。在ＤＣ　下跑到８００ｍＨＺ．