10进制的FPGA数字计数器

说明：  完整的Verilog验证模型，包括设备完整的状态。(Complete verilog Verification Model)

本程序是在AWGN下的LDPC码的仿真程序，本程序优点是译码效率高，速率很快，可以仿帧数很大的图。(the decoder for LDPC under the AWGN channel)

CAN总线开发代码，FPGA与sja1000通信，可实现CAN的接收和发送。(The FPGA and the sja1000 CAN bus development code, communication, which CAN realize the CAN send and receive.)

说明：  一个用 verilog 实现的对FPGA串口进行控制的，串口控制器源代码(A serial port of FPGA is controlled by verilog. The source code of serial port controller)

Altera DE1平台的数字密码锁设计，可以驱动VGA显示(Altera DE1 platform digital password lock design, can drive VGA display)

这个代码是USB的控制代码，可实现USB的发送与接收数据功能。里面有4个文件，新建一个工程即可编译运行。

主要编写了一组二进制数据通过根升余弦滤波器后的波形，但并没有使用ISE内部的FIR滤波器内核，该程序相当于编写了一个根升余弦滤波器。(Mainly prepared a set of binary data through the root raised cosine filter waveform after, but did not use the ISE internal FIR filter kernel, the program is equivalent to the preparation of a root raised cosine filter.)

Time divisor vhdl code

STOPWATCH FPGA SEVEN SEGMENT DISPLAY

说明：  fpga串口收发完整程序，Verilog语言。(FPGA configuration PLL complete program, Verilog language.)