用VHDL和verilog实现的四人抢答器

通信系统中的基带信号处理中的成型滤波器代码，已经通过编译。(Communication system baseband signal processing shaping filter code, has passed the compilation.)

说明：  对MAX5250芯片进行控制，实现DA转换输出。(Controlling MAX5250 Chip)

spi接口的eeprom模型，型号为st公司m65pxx(The eeprom model of spi interface is st company m65pxx)

verilog 编写基于SRAM(CY7C1041)的代码-Verilog prepared based on the SRAM (CY7C1041) code

Verilog HDL 语言编写的（15，7,2）BCH编码和译码功能(Verilog HDL language (15,7,2) BCH encoding and decoding functions)

VHDL写的串口，很好用，程序非常简单，可以调试用-Written in VHDL serial, very good, and the procedure is very simple, you can debug with

tms320c6747的测试程序 。用于dsp各个模块的测试，很好的例子(dsp tms320c6747)

很多实用的例程，包括触发器，译码器，多路选择器-A lot of useful routines, including the flip-flop, decoder, MUX

实验一：QuartusⅡ原理图输入法设计与实现一：实验要求    ①：用逻辑门设计实现一个半加器，仿真验证其功能，并生成新         的半加器图形模块单元。    ②：用实验一生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。    ③：用3线—8线译码器和逻辑门设计实现函数F，仿真验证其功能，下载到实验板测试。要求用拨码开关 设定输入信号，发光二极管显示输出信号。二：报告内容

应用背景在本文中，我们提出了一种高效的非流水线式AES-128实现高实施吞吐量，以便它可以使用在千兆协议。我们实现我们的AES-128加密设计在Xilinx Virtex-7 FPGA解密了4.86 Gbps的5.30/ ECB模式和5.23/4.84吞吐量在CBC模式Gbps。关键技术由于高吞吐量的要求加密信道的体系结构，一种高效的实施硬件是必要的。这可以实现通过使用高端可重构智能利用平台。实现令人信服的高吞吐量，一高效的非流水线式的先进实现数据加密标准（AES）和密钥长度为128比特，用于千兆位现场可编程门阵列（FPGA）协议提出。