CU设计

Simple vhdl description to show numbers on 7-segment s on Altera DE2 board.

数字锁相环 dpll的 编译通过,使用verilog HDL语言对锁相环进行基于FPGA的全数字系统设计,以及对其性能进行分析和计算机仿真的具体方法(Digital phase-locked loop dpll compiler through the use of verilog HDL language on the phase-locked loop FPGA-based digital system design, as well as its performance analysis and computer simulation of specific methods)

6层电梯设计，采用vhdl编写，能够实验电梯功能(6-story elevator design, using vhdl prepared, able to lift function experiments)

cpld/fpga积分梳状滤波器(CIC)设计-cpld/fpga Integral comb filter (CIC) design

一个PS2 IP CORE(VHDL) for FPGA-A PS2 IP CORE (VHDL) for FPGA

基于CPLD的实现控制8x8点阵动态显示心型图案的程序，使用VHDL语言，通过调节分频系数可以实现点阵的变换速度，通过改变不同的状态可以让点阵显示不同的图案。

代码风格非常好，容易看懂，移植性高

说明：  基于EasyFPGA030的四位数字密码锁。(Based on the four-digit lock EasyFPGA030.)

UART串口的verilog源代码，完全正确...........(UART serial Verilog source code, completely correct ...........)

基于Verilog的图像采集、处理和存储程序，初学者参考，高手绕道。(Verilog-based image acquisition, processing and storage procedures, beginners reference, master bypass.)