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7位数码管的显示

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代码说明：

实现7位数码管的显示，可以优先解决用户很多问题，不懂得可以问我，不用客气，7位数码管的显示很简单的

下载说明：请别用迅雷下载，失败请重下，重下不扣分！

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cmsdk_apb_timer
说明：关于计时器 verilog语言，采用arm架构的m3，可以直接应用于soc(About timer verilog language, USES the arm architecture of m3, can be directly applied to soc)

2021-04-26 12:38:45下载

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master_slave
说明： AXI4-Lite总线的主从机读写，例程及代码(AXI4-Lite Bus Host-Slave Read-Write, Routine and Code)

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xilinx_lib.tar
用于modelsim仿真的xilinxfpga平台IP库，以ise 13.x为基础制作，在modelsim10下验证通过。(xilinx IP core library for modelsim simulate, based on ise 13.x, verified in modelsim10.)

2017-10-27 12:23:53下载

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8B_10BENCODER
基于8B10B的编解码模块的设计，使用verilog HDL语言，具有实用价值。(8B10B encoder)

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4位Verilog计数器代码
Verilog最基本的源代码之一，位宽为4的二进制计数器。既可以实现计数也可以实现对时钟信号的分频，因此是Verilog入门非常实用的代码之一。在此代码基础之上，可以进行多种改变，实现不同的功能。

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DAC_VHDL
DAC VHDL code using SPI method

2016-11-09 19:53:01下载

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xilinx读取DEVICE DNA源码
网上有类似的源码（dna_rd.v）但是有错误，里面第133行起，有两句没有放在begin end 里面，原本执行s6的状态机是有选择的进入s5或s7，而遗漏begin end 是直接进入s7，因此执行错误，dna读取全为0

2022-10-06 07:35:03下载

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基于System Generator的最大值求解
最大值求解是利用System Generator平台实现的比较方便不用自己写verilog代码就可以在Xilinx平台下使用，非常方便实用！

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32位浮点数乘法
32位浮点数乘法指令，在quareus13.0平台下编译，在modesim仿真数据正确

2022-05-20 19:07:56下载

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FIFO
FIFO的VERILOG代码编写可综合的Verilog FIFO存储器(The VERILOG code FIFO write comprehensive Verilog FIFO memory)

2010-10-11 20:35:47下载

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