sdram verilog

该部分的主要功能是完成基于FPGA的polar码SC译码。(The main function of this part is to complete the FPGA-based polar code SC decoding.)

资源描述 说明： 结绳模块(Pluse2Toggle): 负责延长待采样信号 同步模块(Synchronization)：负责双触发器锁存 解绳模块(Toggle2Pluse)： 负责将长信号转换成脉冲信号 支持信号从快时钟域到慢时钟域，也支持信号从满时钟域到快时钟域，

说明：  用于读取海德汉绝对位置编码器的位置数据。ENDAT2.1接口(Read the data from ENDAT2.1)

说明：  实现AD9117芯片的配置功能，这是一款DAC芯片(Realize the configuration function of ad9117 chip, which is a DAC chip)

本文件介绍的是用VerilogHDL语言设计分频器和32位计数器.(This paper presents the design using Verilog HDL language Frequency Divider and 32 counters.)

用窗函数法设计一个线性相位FIR数字低通滤波器，用理想低通滤波器作为逼近滤波器，通带截止频率为0.2 ，阻带截止频率为0.4 ，阻带衰减不小于-40dB。(Window function method to design a linear phase FIR digital low-pass filter, as an ideal low-pass filter for approximation filter passband cutoff frequency of 0.2 stopband cutoff frequency of 0.4, the stop-band attenuation of less than-40dB.)

de2,altera fpga

资源描述数据传输发生在芯片内部，在芯片内部和系统之间也有。因为它是异步时钟，将没有方法来建立时钟分配技术。

本代码是同步FIFO的VERILOG HDL代码，代码除了实现基本的同步FIFO相同时钟域数据传输以外，代码简单易读，可以作为笔试或者面试手写代码的备考代码，作者参加大恒FPGA开发工程师岗位面试手写的同步FIFO程序就是出自本代码

verilog 的东西好好用的呢，那是verilog 学习者的必备东西哦(verilog things properly used it, it is an essential learners verilog things oh)