基于Basys3的贪食蛇游戏

VHDL实现SPI功能源代码 -- The SPI bus is a 3 wire bus that in effect links a serial shift -- register between the "master" and the "slave". Typically both the -- master and slave have an 8 bit shift register so the combined -- register is 16 bits. When an SPI transfer takes place, the master and -- slave shift their shift registers 8 bits and thus exchange their 8 -- bit register values.(SPI realize the functional VHDL source code The SPI bus is a 3 wire bus that in effect links a serial shift register between the )

spi协议的verilog实现，其中包括4个模块，可以达到很大的测试时钟频率，也已经通过了流片验证，FPGA验证。其中有防抖模块来减少防抖。通过状态机实现，既可以串并转换，可读可写

it contains pdf file which has vhdl program of uart (universal asynchoronus receiver and transmitter). which very simple and easy to understand

精简指令集的整体设计 实现了简单的8位RISC CPU的基础功能，包括加，减，与，或，异或等操作，还可以对RAM进行读取或写入操作。另外，还有RISC_CPU的实验报告，里面包含了RISC-CPU的设计原理及仿真结果。

本代码是cache代码，采用最近最少使用算法。代码量大约1000-2000行，程序包括cache替换算法的实现。映像规则的选择，以及全部的仿真程序。

本文件是用Verilog编写的多周期CPU的源码，文件里面含有CPU的连线图，用modesim编写，并且在Quartus II 下仿真通过，本代码将对初学者有很大的参考价值，欢迎大家下载！

基于有限状态机的健壮性测试研究。 关键词：健壮性测试；增强有限状态机；全球平台；安全通道协议(The Research of Robustness Testing Based on FSM)

说明：  编码方式为213的Viterbi卷积码编码器和译码器的FPGA的实现，包含整个QuartusＩＩ的工程文件，解码方式为寄存器交换法(Encoding for the 213 convolutional code encoder and Viterbi decoder FPGA realization of the project file that contains the entire QuartusII, decoding method for the register exchange)

采用Xilinx公司的Spartan6 FPGA设计PCI Express的详细参考资料(Xilinx' s PCI Express, Spartan6 FPGA design, detailed reference information)

4位2选1多路选择器的设计与实现。nexy3开发板。本实验中用Verilog语句来描述。(Xilinx ISE 12.3.nexy3.)