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针对于Virtex5FPGA的DDR2读写测试的完整工程

于 2023-02-19 发布 文件大小:12.03 MB
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资源描述针对于Virtex5FPGA的DDR2读写测试的完整工程,已测试可以使用,可以根据自己的ddr2配置自行更改。。。。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

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  • ps2_interface
    封装PS2接口驱动,用verilog编写!适用于键盘,鼠标等PS2接口的器件。(failed to translate)
    2013-05-05 10:48:42下载
    积分:1
  • RecentProjectCleaner
    vs自定义插件开发,带卸载功能,经测试完全可用,分享给大家,可以学习!(vs custom plug-in development, with the uninstall feature, has been tested and is fully available for everyone to share, you can learn!)
    2014-12-24 11:35:54下载
    积分:1
  • 基于FPGA的多功能电子时钟的设计很经典的哦
    基于FPGA的多功能电子时钟的设计很经典的哦-FPGA-based multi-functional electronic clock designs are very classic Oh
    2022-03-21 07:02:37下载
    积分:1
  • 6_42
    An FPGA Implementation of a HoG-based Object Detection Processor
    2016-04-07 23:42:05下载
    积分:1
  • GFverilog-hdl
    伽罗华域的乘法器的设计,使用有限域设计乘法器(Galois field multiplier design, the use of finite field multiplier design)
    2011-05-01 13:19:22下载
    积分:1
  • ConvolutionWithViterbiDecoding
    QPSK调制下的(5,7)卷积码的编码和维特比译码与BPSK调制下(5,7)卷积码的编码和维特比译码的BER特性(QPSK modulation under (5,7) convolutional code encoding and Viterbi decoding and BPSK modulation (5,7) convolutional code encoding and Viterbi BER characteristic)
    2020-12-12 20:09:15下载
    积分:1
  • FPGA-LCD
    关于FPGA针对LCD资源配置,及相关电路层次关系(LCD FPGA)
    2012-09-18 22:47:41下载
    积分:1
  • [verilog]dcfifo_256x32
    双时钟域FIFO(This is self-defined Dual-Clock FIFO, using logic lut resources. Dual-Clock FIFO, Depth: 256 Width: 32 USEDW: Y FULLL:Y EMPTY:Y)
    2017-05-10 13:25:41下载
    积分:1
  • sinewave_FPGA
    数字载波发生器,产生一个正弦波,工程中的所有模块都经过测试并运行没有任何问题,而且利用逻辑分析仪对每个模块的输出都进行了逻辑测试。并经过D/A转换得到了正弦波波形,但唯一的缺点是没有滤波器,如果有人想看标准正弦波,可以自制一个简易低通滤波器进行观看,如有不清楚的地方可以把问题发到我的邮箱jiangguoqian@126.com一起探讨研究。(sinewave)
    2010-08-23 19:42:07下载
    积分:1
  • wp_max_flash
    FPGA中FLASH配置控制源码,VHDL和Verilog(FPGA source code in the FLASH configuration control, VHDL and Verilog)
    2007-12-11 15:57:15下载
    积分:1
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