ZBT SRAM controller reference design for Xilinx VHDL source code

功能指标：1.完成对货物信息的存储、进程控制、钱币处理、余额计算和显示功能2.当总币值等于顾客需要的商品单价时，机器送出需要的商品；若总币值大于顾客需要的商品单价时，机器除提供所需商品外，并将余币退出；若总币值小于顾客需要的商品单价时，机器退出顾客投入的硬币。3.有重新开始（即取消交易）按钮，使整个系统恢复到初始状态。4.在一次投币只能购买一件货品的基础上，扩展为可以一次投币购买多种商品（在余额足够的情况下）。技术指标：1.假设自动售货机能够销售 4 种商品，初始数量设为 5 个，4 种商品的价格分别为 1 元、2 元、3 元和 4 元，允许投入 1 元、5 角。2.购买商品时投币时间有限制，不得超过 30 秒，在时间到后，自动售货机按不足钱数处理，退还全部硬币（1 元、5 角）。3.能够通过数码管显示投入的钱币的余额。4.每种销售的商品，数量和价格可以进行更改。4.在用数码管显示余额的基础上，增加显示四种商品的价格数量。

传感信号无线数字传输系统的设计与实现.kdh(err)

Laplace可以应用于图像的锐化，根据其原理，对于Laplace后的图像同样可以进行边缘检测。(Laplace can be applied to image sharpening. According to its principle, edge detection can also be performed for images after Laplace.)

xilinx的时序约束实验，通过阅读本文档，你可以用全局时序约束来轻松提高已有的项目的系统时钟频率，同时你还可以用映射后静态时序报告以及布局布线后静态时序报告来分析你的设计性能(Xilinx timing constraints of the experiment, by reading this document, you can use the overall timing constraints to easily enhance existing projects the system clock frequency, at the same time you can also use static timing report after mapping, as well as after placement and routing static timing analysis report to you design performance)

这是实验室1.2从Altera的代码。这是初学者熟悉Altera的工具包和硬件描述语言（VHDL）这个练习的.The目的是学习如何连接简单的输入和输出设备的FPGA芯片和实现使用这些设备的电路的基本代码。我们将使用switchesSW17-0on DE2开发板作为输入电路。我们将使用发光二极管（LED）和7段显示器作为输出设备

16位并行相关器的VHDL程序-16 parallel with the VHDL-related procedures

本程序采用VHDL语言设计了虚拟电子琴。电子琴的设计包括四个模块：弹奏模块keyplay、自动演奏模块autoplay、查表及显示模块table和分频模块fenpin。 弹奏模块keyplay根据按键动作 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

BCD to 7 segments display decoder

说明：  Digital pre-distortion (DPD) is an advanced digital signal-processing technique that mitigates the effects of power amplifier (PA) nonlinearity in wireless transmitters. DPD plays a key role in providing efficient radio digital front-end (DFE) solutions for 3G/4G basestations and beyond. Modern FPGAs are a promising target platform for the implementation of flexible wireless DFE solutions, including DPD.

SRIO接口物理层的实现代码，非常复杂，完全自己用verilog编写，支持5G速率，可以作为开发参考(SRIO interface implementation code, the physical is very complex, completely written in verilog, support rate of 5 g, will be helpful to the development)