16QAM调制与解调的FPGA实现

说明：  ADD MOV MOVi SUB四指令cpu设计，qutartus，(Design of four-instruction CPU)

Ripple counter using t _filp flop

FPGA用于实现crc16编码的verlog源程序，用到的请下载。(FPGA is used to achieve the the crc16 the encoding of verlog source code used to download.)

    自己这段时间在学SDRAM方面的东西，但是资料却很少，很难得在一些网上论坛里学习好多有用的东西，然后自己钻研了一段时间，终于将sdram调通，为了和大家共同进步，在这里将源码和大家分享！希望对你有帮助！

基于veilog语言的交通灯控制系统，无左转灯，自制数字电子技术课程设计，仿真通过，由于是多个程序拼接外加本人水平有限，可能结构略有杂乱。

说明：  通过MATLAB产生单脉冲信号的数据，存储下来作为verilog代码实现的DDS的数据源，用于验证DA数据的ddio的调试是否有问题。(The data of monopulse signal generated by MATLAB is stored as the data source of DDS implemented by Verilog code to verify whether the ddio debugging of DA data is problematic.)

有限状态机（FSM）或有限状态自动机（复数：自动机），或简称状态机，是用于设计计算机程序和时序逻辑电路的计算数学模型。它被认为是一个抽象的机器，可以处于有限个状态之一。机器一次只处于一种状态；它在任何给定时间处于的状态称为当前状态。当tr启动时，它可以从一种状态改变到另一种状态

EKG SIGNAL PROCESSING THROUGH CORDIC

用verilog实现的一个2抽头RLS自适应滤波器的代码(A realization with verilog HDL code of a two-tap RLS adaprive fliter )

2ask调制与解调的源代码，经过测试可用(2ask modulation and demodulation source code is available, tested)