uart蓝牙控制小车

rs422标准通讯模块 异步收发 verilog语言编写(rs422 standard communication module asynchronous receiver verilog language)

利用Cadence Allegro PCB SI进行SI仿真分析(Performed using the Cadence Allegro PCB SI SI simulation analysis)

Northwest Logic公司（Altera公司）SDR SDRAM控制器的Verilog，由微米SDR SDRAM测试。

vhdl golden reference guide

这个文档回答了很多关于AHB总线在使用上经常遇到的问题(this doc gives a lot of answers for using AHB bus when doing design)

用VHDL编写的huffman编码的源程序(With the VHDL source code written in huffman coding)

说明：  数字逻辑实验课第十二次作业，基于Verilog的Clock时钟(Clock based on Verilog)

以太网控制器verilog，含有mac,mii接口(Ethernet controller verilog, containing mac, mii interface)

应用背景PCI的Verilog RTL代码，应用程序，台，lib，SIM卡，SYN（PCI数据文件，数据表，设计文档，并规范）关键技术总线，异步复位触发器，（地址）解码器，FIFO，框架，寄存器，桥，多路复用器，主/从，奇偶校验，RAM，同步器，时间刻度，

verilog 双模块算术平均值计算模块，子模块在时钟上升沿技术，高层模块根据当前计数值计算算数平均(verilog double module arithmetic mean calculation module, sub-module in the clock rising edge technology, high-level module is calculated based on arithmetic average of the current count)