静态哈夫曼编码

这是移位器对Verilog一个桶式移位器的结构通用的方法需要生成块。 for循环中产生块将揭开在编译时，不运行时间就像一个for循环像一个永远阻塞。为了保持它的通用也有有2比1多路复用器有一个参数化的宽度。仅供参考，你可以使用与功能代码太生成模块，例如注释掉mux_2to1实例并取消它下面的赋值语句。通过读取IEEE标准1800年至2012年§27.生成结构了解更多有关生成块。

应用Verilog进行编写的四种波形发生的程序，并结合DE2板与DVCC实验板上的D/A转换器在示波器上显示出了波形。初步了解Verilog的编程及DE2板的应用，加强对其实际应用的操作。

verilog8位浮点数四则运算。其中mantisa为4位，exp位为3位，符号位1位。可以为其他比特数的浮点运算verilog代码作为借鉴。程序包含testbench可以直接运行。

VHDL之二進制轉BCD碼之程式碼，算完整的(Of binary to BCD code VHDL code, operator complete)

Commponent for drivering EEPROM memory AT25320 from Avalon bus.

CPLD imlementation of I2C BUS Controller. The description has been made by VHDL

FPGA SPI 主要模块全部涵盖 时序解释 与DSP通信(FPGA SPI Timing interpretation covering all main modules communicate with the DSP)

说明：  FPGA与PC端实现串口数据的收发，先从PC端接收数据，然后发回给电脑，可通过串口助手验证。(The serial port data is sent and received between the FPGA and the PC. First, the data is received from the PC, and then sent back to the computer. It can be verified by the serial port assistant.)

用Verilog实现的16位进位先行加法器。实现了饱和算法。

在altera的FPGA平台上实现rs232串口的自收发通信，速率为115200波特率，PC机使用串口调试助手即可观察结果。包含全部代码与工程，本人亲自测试通过。(Realization of self transmitting and receiving communication serial port of RS232 In altera on the FPGA platform, at a rate of 115200 baud rate, PC using serial debugging assistant can be observed. Contains all the code and engineering, I personally tested by. )