PWM 计数器

总4个模块。lcd_test顶层调用矩阵和lcd_1602,lcd_diver是写时序，lcd_ctrl是初始化及用户模式（即正常工作状态：发指令；数据和位置）。key_board矩阵驱动，已经过版级验证即按相应按键能在lcd上显示。

五级流水CPU设计 流水线是数字系统中一种提高系统稳定性和工作速度的方法，广泛应用于高档CPU的架构中。根据MIPS处理器的特点，将整体的处理过程分为取指令（IF）、指令译码（ID）、执行（EX）、存储器访问（MEM）和寄存器会写（WB）五级，对应多周期的五个处理阶段。一个指令的执行需要5个时钟周期，每个时钟周期的上升沿来临时，此指令所代表的一系列数据和控制信息将转移到下一级处理。(Five level flow CPU design)

基于xilinx的多周期CPU，测试通过，不满足单周期CPU的同学可以看看 

说明：  串口通信vivado实现，带有仿真文件，可实现数据收发(the uart program based on vivado)

cmos摄像头采集，经sdram缓存有FPGA控制VGA输出，基于xlinx 的ep4ce6实现

使用PWM控制LED亮度的单片机C代码，共计十个亮度。(PWM control of LED brightness microcontroller C code, for a total of ten brightness.)

SoC-Wishbone System IP核的VHDL语言源代码，需要的开发环境是QUARTUS II 6.0。(SoC-Wishbone System IP core VHDL language source code, the need for the development environment is QUARTUS II 6.0.)

EMIF接口调试代码，使用的是Verilog语言，FPGA与DSP通信，测试成功(EMIF interface debugging code that USES the Verilog language, FPGA and DSP communication, testing success)

RS编码器的fpga实现，有TESTBench(RS encoder to achieve the fpga, and TESTBench)

SPI实现IP，用verilog实现，结构清晰，其中包括verilog的源代码，设计说明文档