使用Verilog HDL的全加器的设计

五级流水线CPU实现（带Hazard），还没来得及实现Cache求高人指教(pipeline CPU with Hazard)

单相的主动式电压质量控制器 对电压跌落进行了补偿(single-phase AVQR for power quility improvement)

使用verilog hdl语言编程正弦波信号，能仿真出结果(Can use verilog HDL language programming sine wave signal, the simulation results )

module example_3_1(A, B, C, D, E);        output D, E;    input  A, B, C;    wire   w1;    and G1(w1, A, B);    not G2(E, C);    or  G3(D, w1, E); endmodule

DE2_70_D5M_LTM主要是在DE2—70开发平台上的一个视频采集和LTM显示的历程，该平台可以作为图像处理和图像算法的硬件系统，还可以对系统进行改进和扩展，作为视频监控系统等

改VHDL代码可以实现超声波测距的功能，其精确度达到US级，可以用七段数码管显示其数值(sound ranging sound ranging sound ranging sound ranging sound ranging sound ranging sound ranging sound ranging sound ranging sound ranging sound ranging )

实现基于NIOS的 EP3C16与加速度传感器NMA7455的IIC基本通信(Realization of based on NIOS EP3C16 and acceleration sensor NMA7455 IIC of basic communication )

数字自动增益控制 AGC （automatic gain control） Verilog(automatic gain control Verilog)

此代码实现4人表决功能，4人中有三人同意即为通过。(Four voting)

本例设计一个码率为500kb/s，字长为8 位、帧长为128 个字、帧同步码为EB90H 的PCM 采编器。用VHDL语言实现的。(This designs a code to lead for the 500 kbs|s, the word is long for 8, the growing is synchronous code of for 128 words and for the EB90 H of PCM adopt to weave a machine.Use what VHDL language carry out. )