使用Verilog HDL的全加器的设计

本工程实现了hdmi芯片的配置和驱动测试，可以选择性配置为1080P60,720p60，ddrmode等模式，1080p60和720p60格式的视频图像现在是主流格式，而ddrmode可以大大节省fpga上宝贵的管脚资源，本工程可选择性配置为444或422色彩空间模式，大家可以根据自己的需要，结合本代码中的配置数据和官方文档，进行自己的配置！我个人的代码会在本网站持续更新，希望大家多多关注，下期更新的将是基于verilog的Fat32文件系统的驱动！敬请期待！

设计一个能求出一个32bit字中两个相邻0之间最大间隙的电路。完成HDL设计及testbench描述，给出综合后的时序仿真结果。提交纸质文档。(Design a circuit that can find the maximum gap between two adjacent 0 in a 32bit word. The HDL design and testbench description are completed, and the result of comprehensive simulation is given. Submit paper documents.)

说明：  matlab代码，利用Farrow结构设计分数延时滤波器，滤波器阶数和个数可分别进行设置，利用最大最小准则近似。(Matlab code, using Farrow structure design fractional delay filter, filter order and number can be set separately, using the maximum and minimum criterion approximation.)

本设计是基于EP4CE15F17C8N和12864液晶的频率计程序(The design is based EP4CE15F17C8N and 12864 LCD frequency meter program)

附件为三星K9系列flash控制器的verilog代码，已经编译ok且在FPGA开发板上验证通过了，验证环境为quartusii和modelsim联合平台上。关于K9系列flash的datasheet，网友们可以自己到网站上去找。此项目的flash大小为1024*32。

一个交通灯设计,简单的实现，没有添加其他的显示管(Traffic Light System)

TS 传输流的同步检测模块，该模块可以完成对输入的ts流的同步头检测和跟踪功能，使用该模块，需要注意的是，工作的时钟频率应该搞于ts流的输入时钟 2 倍以上，这样完成对ts流的低码流到系统时钟频率的转换和同步功能

这个练习的目的是学习如何连接简单的输入、输出设备到一个FPGA芯片，并且用这些器件实现一个电路。我们将用DE2开发板上的switches SW17-0作为输入，用LED和7-segment displays作为输出。当你拨动一个开关（比如Switch 1），对应的LED就会亮（比如LEDR1），这部分在实验手册里解释的很详细。

以太网协议 TCP/IP/DHCP协议verilog实现(Ethernet IP/TCP/DHCP verilog source code)