使用Verilog HDL的全加器的设计

GPS code nco（GPS接收机，基带处理模块中累加模块设计代码，用于码跟踪环。代码设计巧妙，避免了消耗FPGA中比较稀缺的硬件乘法器资源）

project proposal of verilog language that is gud for beginners

基于FPGA的AD和DA设计代码及文档(Design code and document of AD and DA based on FPGA)

用vhdl 语言实现138译码器，用vhdl 语言实现138译码器，(vhdl vhdl vhdl vhdl vhdl vhdl vhdl vhdl vhdl vhdl vhdl vhdl vhdl vhdl vhdl vhdl vhdl )

this is a vhdl program...

数字脉冲检测序列的前端设计，利用verilog硬件描述语言进行功能设计，利用modelsim软件进行功能仿真，根据测试代码进行检测与计算，看仿真波形是否符合功能设计，在进行FPGA下载，在实验开发板上实现功能输出，完成设计。

学习verilog过程中总结的54个经典设计实例，供verilog初学者入门学习，掌握编程技巧。实例包括：计数器、加法器、数据寄存器、锁存器、进程函数，以及小型工程项目如交通信号灯系统，乐曲演奏，简单编码器等设计实例。

SimpleVOut (SVO) is a simple set of FPGA cores for creating video signals in various formats. The cores connect using AXI-streams. Most configurations (resolution, framerate, colordepth, etc.) are set at compile-time using Verilog parameters. See svo_defines.vh for details on those parameters.

it contains pdf file which has vhdl program of uart (universal asynchoronus receiver and transmitter). which very simple and easy to understand

Commponent for drivering EEPROM memory AT25320 from Avalon bus.