卷积编码 FPGA

串口收发，实现可调波特率的串口通信，verilog源码(Serial port and transceiver)

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说明：  RISC-V 芯片设计规范,很有参考价值，开源芯片设计必备参考资料，希望对大家有帮助。(The RISC-V Foundation is chartered to standardize and promote the open RISC-V instruction set architecture)

采用双线性变换法设计IIR数字滤波器设计的c代码，包括低通、高通和带通(Document recording the design of IIR digital filter c code)

实现任意整数倍的信号分频，可调，不存在毛刺，波形完整，可运于信号的分析与检测(Arbitrary integer multiple of the signal frequency, adjustable, there is no glitch, waveform integrity, and can transport the analysis and the detection signal)

开发板的原理图 Aduio和 HDMI 是开发板自带的Demo。Schematic of Cyclone V and official demostration about HDMI and Audio.

应用背景创建一个新的Quartus II工程将用于在Altera DE2的电路实现—系列板。这个项目应该包含一个包含适当的输入和输出的顶级模块在Altera板端口。实例化你的处理器在顶层模块。使用开关sw15−0驱动该处理器使用开关SW17驱动运行输入DIN输入端口。同时，利用按键KEY0在时钟resetn和KEY1。将处理器总线导线ledr15−0和连接完成信号以LEDR关键技术该项目可用于8位处理器验证。你可以设计你自己的8位处理器，它通过验证代码。该代码用于verilog平台

说明：  我测试过的！Verilog HDL实现RS编码。(I' ve tested it! RS coding Verilog HDL implementation.)

说明：  verilog编码器、计数器、加法器的程序(Verilog encoder, counter, adder procedures)

应用背景使用ise10.1，verilog硬件语言，基于Spartan3的开发。模拟汽车转向灯。拨动开关，led灯依次循环点亮。关键技术拨动左开关，led灯向左依次循环点亮。拨动右开关，led灯向右循环点亮。使用的语言是verilog，基于ise10.1平台，是数字电路逻辑设计的应用