卷积编码 FPGA

利用DE0nano开发板实现了对用的卷积神经网络(The CNN algorithm is implemented.based FPGA)

这是一个verilog代码实现的常用乘法器。设计的是通用N比特乘M比特的二进制乘法器(This is a common multiplier verilog code. Design of a generic N bits by M bits of the binary multiplier)

XAPP585 serdes_1_to_7 and serdes_7_to_1 data

一个数字电路设计：六层电梯自动运行的VHDL程序(a digital circuit:sixlift design)

完成cmos摄像头对图像的捕捉，然后进行拼接通过USB进行传输。(complete picture capture)

verilog alu 8bit for engineers

基于Basys2开发板实现VGA输出，PS/2键盘接入的贪吃蛇游戏，键盘上下左右控制方向，小键盘+键控制速度，小键盘回车开始游戏，空格暂停游戏。(Basys2 based development board to achieve VGA output, PS/2 keyboard access Snake game, up and down the keyboard to control the direction, speed control keypad+ key keypad Enter to start the game, pause the game space.)

RS 编码和解码Verilog Code, 实现了RS（204,188)的编码和译码；(RS Coding and Decoding Verilog code，　implement RS（204,188) )

ddr2存储器控制模块，大家可以拿去借鉴，其中对DDR2内部时钟刷新本人花了很久的时间。内部时钟频率请各位已经自己芯片情况而定。本人也是新手，代码中有不少地方也许欠妥，大家共同学习，谢谢。

它支持ahb接口它是一个内存模型，当传输完成时给出正常响应，当发现地址超出范围时给出错误响应