LCD1602 verilog

基于Altera DE2 实现图像的GAMMA校正， 图像通过DE2 pannel存入sram中，对sram 中的图像像素进行gamma 校正后存回sram中，最终处理效果可通过将DE2连接至CRT屏幕，通过DE2 pannel将图像显示在CRT 屏幕上

writing testbench in system verilog

8位突发长度，一次64bit数据读写，MIG核(DDR3 controll implimention)

通过FPGA驱动DM9000的程序源代码，可以实现UDP协议传输，长时间测试速率不掉，可以参考

说明：  AXI verilog designs with testbench: AXI-lite, AXI, AXI-stream

yuv444 与yuv422相互转换verilog语言(yuv444 to yuv422)

五级流水CPU设计 流水线是数字系统中一种提高系统稳定性和工作速度的方法，广泛应用于高档CPU的架构中。根据MIPS处理器的特点，将整体的处理过程分为取指令（IF）、指令译码（ID）、执行（EX）、存储器访问（MEM）和寄存器会写（WB）五级，对应多周期的五个处理阶段。一个指令的执行需要5个时钟周期，每个时钟周期的上升沿来临时，此指令所代表的一系列数据和控制信息将转移到下一级处理。(Five level flow CPU design)

采用dds产生3路正弦波作为调制波，一路三角波形作为高频载波，按照spwm原理让正弦波和三角波送入比较器做比较判决运算。并且调制波和载波相位频率可调，外部按键调试即可。verilog实现，在altera的fpga芯片运行通过。

这个是用VHDL实现FPGA对FLASH的读写。(This is achieved using VHDL FLASH FPGA to read and write.)

一个电子秒表，最大显示59.99,具有暂停和reset功能(An electronic stopwatch, the maximum display 59.99, with a pause and reset functions)