自己写的_MIPS CPU，根据MIPS指令集设计

本文介绍了在数字下变频(DDC) 中的抽取滤波器系统设计方法和具体实现方案。采用CIC 滤波器、HB 滤波器、FIR 滤波器三级级联的方式来降低采样率。通过实际验证,证明了设计的可行性(This article describes the digital down conversion (DDC) of the decimation filter system design methods and concrete realization of the program. Using CIC filter, HB filter, FIR filter cascade three-level approach to reduce the sampling rate. Through the actual authentication, to prove the feasibility of the design)

艾米电子的verilog HDL描述的DS18B20的程序(Amy verilog HDL description of the procedures DS18B20)

说明：  潘松那本书上用vhdl语言描述的16位并入并处加法器(Pan book vhdl language used to describe the 16-bit adder into his)

RGB 与YCbCr 颜色空间可以相互转化(RGB and YCbCr color space can be transformed into each other)

本程序是fpga控制flash的读写程序，包括了程序和仿真时的测试文件(fpga flash)

先用Matlab理论仿真，再用Verilog语言在ISE环境下编写程序，可通过手机发送指令来控制上下变频器的参数。(Firstly, we use the theory of MATLAB to simulate, and then use Verilog language to write programs in ISE environment. The parameters of up-down converter can be controlled by sending instructions from mobile phone.)

资源描述基于Avalon总线的PWM的实现，verlog语言编程

数字秒表的设计思路是通过一个计数电路，首先对一个时钟进行不同的分频，然后将分频出的时钟分别送给相的的模块，毫秒计数器，秒计数器，分计数器，时计数器，然后经过译码电路送给数码管，显示出相应数字。具体操作则是通过外部的开关防颤动电路来设计控制器，从而达到对计时模块的控制，完成“计数”、“停止”和“复位”的动作。

rs422标准通讯模块 异步收发 verilog语言编写(rs422 standard communication module asynchronous receiver verilog language)

这是一个简单的 1 位全加器语言代码 " 时间刻度 1ns / 1ps 模块 1BitFullAdder ( 输入， 输入的 b 输入的 cin 输出 s 输出 cout) ； 分配 s = a ^ b ^ cin ； 分配 cout = (& b) |(& cin) |（b 和 cin） ； endmodule //Test 工作台 " 时间刻度 1ns / 1ps