sumador 4 位空格 de 2 numeros hexadecimales con resultado en 十进制 en 联合国显示德 7 segmentos 语言

i have coding for verilogHDL and VHDL. so please i want know that coding..

ALU 设计和验证平台的但在平台与监控、 检查器、 音序器、 驱动程序和接口

Vhdl Golden Reference Guide.pdf

利用Verilog语言编写的，在vivado环境下带进位标志的全加器的工程文件与Testbench(Engineering files and Testbench of the full adder with the carry mark in vivado environment written by Verilog language)

不同类型的加法器和乘法器在 verilog 中实现。这些都是： 携带看加法器，carryskip 加法器，booth 型乘法器，阵列乘法器

基于SystemC的Uart模型-----文档(SystemC the Uart model of----- document)

一个1MHz的FIR低通滤波器。 ① 时钟信号频率16MHz; ② 输入信号位宽8bits，符号速率16MHz； ③ 要求在Matlab软件中进行FIR滤波器浮点和定点仿真，并确定FIR滤波器抽头系数； ④ 写出测试仿真程序。(A 1MHz FIR low pass filter. (1) The clock signal frequency is 16MHz; (2) The input signal has a bit width of 8 bits and a symbol rate of 16 MHz; (3) Floating-point and fixed-point simulation of FIR filter is required in Matlab software, and tap coefficients of FIR filter are determined. (4) Write the test simulation program.)

基于DDS的信号源设计（包括三角波、正弦波、方波）(Design of signal source based on DDS)

that file is different I2S example

verilog实现计时器timer，可直接用于芯片开发中。(verilog achieve timer, it can be directly used for chip development.)