UART模块

用来代表不同的颜色，在 FPGA 使用斯巴达 3E 板，然后更改使用开关来得到不同的颜色

Quartus_II_9.0破解器有明确的破解Quartus_II_9.0的步骤(Quartus_II_9. 0 cracked the clear cracked Quartus_II_9. 0 steps)

应用背景 使用verilog依靠等精度测量原理设计数字频率计，测量数据输出为64位，使用单片机进行简单的解码和显示，就能得到被测信号的频率，门控信号持续时间，也就是采样时间越长，fpga使用的晶振越准，越高速，测出来的效果越好，测量时间一定要高于被测信号的周期，这个只是取决于单片机对门控信号的控制。 等精度测量的最上层文件是dengjingduceliang.v 等精度测量的模块是DJDCL.v spi通信模块是SPI_8BYTE 使用的方法是，三个文件放在一起，上层文件和fpga的io配置好，什么输入什么输出，然后把DJDCL.v的input和标准时钟，我的是50M，还有被测信号接在一起，会输出一个64位的数据，前32位为标准时钟计时，后32位为被测信号计时，传给mcu简单计算一下就有了被测信号的频率关键技术  1.1    测频方法 这种方法即已知时基信号（频率或周期确定）做门控信号，T为已知量，然后在门控信号有效的时间段内进行输入脉冲的计数，原理图如下图所示：   请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

基于DDS的BPSK调制器设计Verilog源码( U57FA u4E8.08 u868)

密码锁verilog源代码，包括四个七段数码管显示模块，设置密码以及输入密码校验模块(Password lock Verilog source code, including four of seven digital tube display module, set the password and password verification module)

此简化程序模拟并行进，串行出。在 Altera 开发板上成功实施。 在并行进，串行出的情况下，数据以串行方式接受，并且输出后一定数量的时钟周期。

zedboard的资料说明书，可以帮助你理解(zedboard data sheets, can help you understand)

超前进位加法器得VHDL实现小点资料代码(CLA was a small point of information VHDL code)

UVM 基于与教程有关的验证平台的体系结构中的所有组件的验证代码。最好的入手 UVM 的家伙

REEDSOLOMON source code