High

说明：  基于FPGA的OFDM同步，包含时钟模块、ROM读取模块、峰值检测模块、帧同步模块(OFDM synchronization based on FPGA includes clock module, Rom reading module, peak detection module and frame synchronization module)

verilog program for real time clock.. select the .v file to view the code.

使用Verilog完成DS1302的驱动，工程已经经过测试，可直接使用。(DS1302 using Verilog complete drive, the project has been tested and can be used directly.)

filter kalman mppt for PV

电子时钟VHDL程序与仿真的vhdl源代码-Electronic clock and simulation of VHDL procedures vhdl source code

用于实现fpag-cpu的数据通路源代码。用vhdl编写，包括内存，寄存器组，和alu（简陋的alu，仅包含加法器）三大部分通过手动微指令输入信号，可以往内存写入数据，并加载到寄存器组中，通过alu产生结果，结果保存在一个锁存器中，可以把结果写回寄存器组或者内存。本人在quartus下编写仿真通过。附件中未给出相关工程文件。

XAPP224 VHDL Data Recovery design file

RISC(精简指令集计算机)存储程序状态机的源代码-RISC (reduced instruction set computer) stored procedures source code of the state machine

长帧同步时钟的产生， 源码程序，实验好用(Long frame synchronization clock generation, source program, easy to use experimental)

four bit counter verlog source code for veriwell including test bench