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VGA的verilog实现

于 2022-09-15 发布 文件大小:1.77 kB
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代码说明:

VGA的verilog实现,通过宏控制输出格式,兼容altera的avalon总线。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

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  • VHDLFIFO
    用Verilog 写一个8x16 的FIFO,完成先入先出的功能,并且在FIFO读空时输出EMPTY 有效信号,读指针RP 不再移动;FIFO 写满时输出FULL 有效信号,并且即使WR 有效也 不再向存储单元中写入数据(写指针WP 不再移动)。 (NO)
    2020-09-20 20:17:51下载
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  • 单周期CPU
    单周期CPU,Verilog源码,                                              解压即可运行。
    2022-07-27 13:32:23下载
    积分:1
  • PC
    说明:  Verilog HDL语言编写的32位程序计数器(PC)完整工程及相应仿真,QuartusII7.2下编译通过可正常使用。(Complete engineering and simulation of Verilog HDL language of the 32-bit program counter (PC), QuartusII7.2 compiled through normal use.)
    2012-09-06 09:07:47下载
    积分:1
  • SDRAM控制器Verilog源码
    用过的verilog hdl写的SDRAM core源程序,经过测试应用-I used to write Verilog HDL source of SDRAM core, the test application。经测试,稳定好用。如果有其他bug或测试不完整之处,可email原作者。用过的verilog hdl写的SDRAM core源程序,经过测试应用-I used to write Verilog HDL source of SDRAM core, the test application。经测试,稳定好用。如果有其他bug或测试不完整之处,可email原作者。 SDRAM  .....hostcont.v  .....inc.h  .....micro.v  ..... eadme  .....sdram.v  .....sdramcnt.v  ..... st_ inc.v  ..... st_inc.h
    2022-01-25 20:18:31下载
    积分:1
  • QPSK_demod
    说明:  QPSK的解调程序,采用Verilog编写而成(QPSK demodulation program, written by Verilog)
    2020-02-29 19:51:38下载
    积分:1
  • UDP协议的Verilog代码
    采用Verilog语法编写的UDP协议网络  能够实现UDP包的发送和接收 采用Verilog语法编写的UDP协议网络  能够实现UDP包的发送和接收 采用Verilog语法编写的UDP协议网络  能够实现UDP包的发送和接收
    2023-04-27 15:25:03下载
    积分:1
  • mig_7series_v1_9
    DDR3控制器源码,针对XilinxFPGA的DDR3控制器的源码,已经验证通过。(DDR3 Controller,complete DDR3 controll,have pass verificaion.)
    2016-08-16 09:27:43下载
    积分:1
  • zuheshixu
    说明:  组合时序电路的小例子,移位和数据选择器的代码,以及测试文件(Small examples of combinational sequential circuits, code for shift and data selectors, and test file.)
    2019-12-12 15:13:50下载
    积分:1
  • BISS-c协议中英文版本
    描述了IC-hus公司推出的BISS-C协议内容,包括单向biss-c协议以及标准biss-c协议(Describes the BISS-C protocol introduced by IC-hus, including the one-way biss-c protocol and the standard biss-c protocol)
    2021-05-10 10:18:53下载
    积分:1
  • 3Code_for_Medx
    3x3中值滤波器的FPGA实现现(VERILOG)可直接使用。 (3x3 median filter FPGA implementation of the present (VERILOG) can be used directly.)
    2012-07-30 00:49:45下载
    积分:1
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