AD5764 verilog hdl 代码，它工作得好

包含三个文件，lifo主程序，sram代码，lifo测试程序

说明：  使用verilog语言实现H.265压缩算法，能够实现实时视频数据的压缩传输(Using Verilog language to realize h.265 compression algorithm can realize the compression and transmission of real-time video data)

说明：  实现串口通讯以及SLIP协议传输数据，增加了特殊字符的转义(Realization of Serial Communication and SLIP Protocol)

LDPC的编码模块和解码模块，实现802-3an协议的编码(The module of LDPC to implement the coding of the 802-3an protocol)

说明：  FPGA做波形发生器，产生8种波形，包括三角波，正弦波，锯齿波，方波等。(FPGA is used as waveform generator,Generate 8 waveforms, including triangle, sine, sawtooth, square, etc.)

4位的booth算法加法器，对计算机组成原理的学习有帮助，verilog语言编写(4-bit adder booth algorithm, the learning of computer organization help, verilog language)

出租车vhdl程序，并带有testbench仿真程序，通过开始按键复位，然后根据行使信号进行公里计数，起步价3公里8元钱，超过3公里一公里1元钱(Taxi vhdl program, with a testbench simulation program, started by the reset button, then the exercise kilometer count signal, starting at 3 km 8 yuan, more than three kilometers one kilometer dollar.)

数字时钟：数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到广泛的使用。 另外让我想到实验三的任务四就类似与做一个数字时钟，0分00秒到9分59秒，当时只是只实现了计数，暂停，清零的功能还有校分和报时的功能没有实现，于是就想自己做一个真正的时钟时分秒都能显示并且能清零、校分、整点报时。 做一个数字时钟，从00时00分00秒到23时59分59秒的数字时钟，其中一个开关管脚可以清零使数码管直接显示00时00分00秒，一个LED管脚整点报时，只要29分或者59分就亮一分钟，两个校分开关管脚一个用来拨快分显示器、一个用来拨慢分显示器，两个校时开关管脚一个用来拨快时显示器、一个用来拨慢时显示器。

使用DDR3IP核进行仿真，写入读取数据(Using DDR3IP core to simulate, write and read data)

Verilog 实验代码。。。经典的，里面都是完整的项目文件。 ISE环境。(Verilog test code. . . Classic, which is a complete project file. ISE environment.)