维特比译码器发电机

Turbo编码的FPGA实现，采用了（7，5）RSC编码和循环移位交织，帧长度128bit(The FPGA implementation of Turbo coding adopts (7, 5) RSC coding and cyclic shift interleaving, and the frame length is 128bit.)

BT656转RGB的算法实现代码，使用VORILOG语言编写(BT656-->RGB, verilog)

本程序使用Verilog语言实现了SPI接口的设计，可以直接烧到FPGA实现与MCU的通信,自带有测试文件。(The program uses the Verilog language design SPI interface, you can burn directly communicate with the FPGA, MCU, comes with a test file.)

它可以输入 VGA 从 D5M 相机和输出图像的图像。

实现SIGMA-DELTA Modulator的veriolog代码(sigma-delta moudulator for RFPLL )

VHDL代码完成行列交织与解交织的功能实现(the realization of interleaver on VHDL language)

针对兆瓦级风电并网逆变器主电路研制中存在的并联扩容、开关频率较低和LCL滤波器难以优化设计等问题，提出了采用交流侧串接电感再进行并联的均流方案，采用载波移相技术提高变流器的等效开关频率，提出了LCL滤波器的设计原则，并给出了上述设计的理论依据和实现方法。通过对2兆瓦风电变流器主电路的仿真验证了上述技术方案。(MW-class wind power for grid-inverter main circuit of the parallel development of existing capacity, a lower switching frequency and LCL filter design difficult to optimize the problem, a series inductor AC side in parallel are further flow program, the use of carrier phase-shifting technology to enhance the equivalent converter switching frequency, a LCL filter design principles, and gives the above-mentioned theoretical basis for the design and implementation. 2 MW of wind power converter main circuit simulation program to verify the above-mentioned technology.)

黑金FPGA助学版-tcl,包含开发板所有管脚。不需要再对板子管脚定义。AX301(Black Gold FPGA Student Edition-tcl, development board contains all the pins. No need for a board pin definitions. AX301)

uart-gen.rar,是关于异步通信的1.在内部环路测试没有问题，逻辑应该基本是没有问题的。但是如果转成外部通讯的话，看一下数据输入和输出时候的同步性。 2.用逻辑分析仪或者chipscope抓一下错误的数据，看能不能找到错误发生的规律。 3.请关注一下波特率的设置：在内部测试的时候是不是和外面接收时候一样，注意到波特率和频率的关系。 4.将ucf里面io试着换一下，查一下io的驱动能力，还有io最好不要悬空，接弱上拉看看。

资源描述该代码通过例化ram，然后再利用读写指针的比较来判断full和empty的状态，从而实现了同步FIFO的设计