CAN总线通信

(7,4)循环码的verilog编码程序，（7，4）循环码的verilog译码程序((7,4) cyclic code Verilog coding procedures, (7,4) cyclic code the verilog decoding procedure)

FPGA verilog 实现任意位宽的移位相乘法，有符号小数或者有符号整数相乘。函数调用方式(FPGA verilog achieve any bit-wide shift multiplication , signed or signed decimal integer multiplication . Function call )

一个vivado和matalab混合编程的信号发生器，注意要把vivado里面的核文件路径改一下(A signal generator with mixed programming of vivado and matalab, pay attention to changing the path of the core file in vivado)

我写的源代码

可实现两个4bit补码的加法及减法，有溢出提示(adder with overflow hint)

verilog实际例子，非常适合初学者学习(verilog practical examples, very suitable for beginners to learn)

FPGA实现乒乓球游戏 代码及仿真 VGA实现(FPGA realizes table tennis game code and simulation VGA implementation)

xlinx fpga实现fft功能，利用ip核，包含源程序及完整工程文件，直接就能使用(The fft function xlinx fpga ip-core contains the source code and complete the project file, and can be used directly)

fpga下使用的ip核代码 使用 axi full 实现dma功能 占用资源极少. 使用 axi full 实现dma功能 占用资源极少. 使用 axi full 实现dma功能 占用资源极少. 使用 axi full 实现dma功能 占用资源极少. 使用 axi full 实现dma功能 占用资源极少. 使用 axi full 实现dma功能 占用资源极少.

VC++6.0软件生成Altera公司FPGA内部存储器ROM初始化数据mif格式文件。方便通过QuartusII导入波形等参数。强调这个是例子，生成的是一个定点的正弦数据表文件，需要用到的请自行修改源代码。(This software generates internal memory ROM initialization mif format data file for FPGA product by Altera. Facilitate the passage of the waveform parameters such as import QuartusII)