Verilog Booth 型乘法器

说明：  基于quartus2的jk触发器设计，内含源码和仿真图(Jk flip-flop design based on the quartus2, containing source code and simulation diagram)

中山大学计组实验--单周期CPU设计，实现12条指令，基于xilinx ISE 14.4 测试通过

verilog 实现的FFT 流水线操作，速度能达到200M(verilog pipelining the FFT implementation, the speed can reach 200M)

传统的一个按键一个端口的方法，若要实现16个按键，则需要16个端口，而现在这个矩阵键盘的设计，16个按键，仅仅需要8个端口，如果使用16个端口来做矩阵键盘的话，可以识别64个按键，端口的利用率远远比传统的设计好的多，所以如果需要的按键少的话，可以选择传统的按键设计，如果需要的按键比较多的话，可以采用这种矩阵键盘的设计。

Efficient CIC filter Implementation using VHDL

design ram v8051 for project

在ISE下的中值滤波代码，采用的Verilog HDL语言，已经验证通过，方法简单，适合初学者使用，欢迎改进交流。。。。。。。。。。

这包括地址数据总线 （ad 总线） 的 verilog 代码为一个 cpu。地址数据位为 16 位。

说明：  经典的OV5642的verilog驱动程序(Verilog Driver of Classic OV5642)

本项目可以使用ip产生正弦或余弦信号核心.if你需要像fsk或psk一样的调制，你可以根据需要改变输入我需要这个如果需要，nco可以产生sin或cos信号。