基于verilog的AMI协议编码,modelsim仿真

ldpc编码器ru算法的verilog语言的完整实现，希望对您有用(ldpc encoder, RU, VERILOG，altera)

16级流水线型cordic旋转代码以及测试文件，亲测好用(16-stage pipelined cordic rotation code and test files, pro-testing)

this is verilog code for designing ALU in fpga.

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先入先出 (FIFO) 内存结构广泛用于缓冲处理块之间的数据传输。高性能、 高复杂度数字系统越来越多地被要求不同的模块之间传输数据，甚至不相关的时钟频率。双时钟 FIFO 是一个更复杂的函数，可提供高速数据缓冲对于异步时钟域应用程序。建议的设计利用了一种有效的内存数组结构，并可以运行在应用程序中存在多个时钟周期的延迟时间的地方。它还包括一个可配置的同步电路，同步异步信号 FIFO 内。

基于FPGA实现DSP与Rapid-IO网络互联()

GPS code nco（GPS接收机，基带处理模块中累加模块设计代码，用于码跟踪环。代码设计巧妙，避免了消耗FPGA中比较稀缺的硬件乘法器资源）

RapidIO：使用Avalon-ST直通接口的实现方法，可以在fpga上实现(rapidio altera)

这是Verilog的加法器的代码。并且还包括：脉动进位加法器。我希望这将是对你有帮助。

说明：  以ISE为开发环境，Verilog语言编写程序。功能：FPGA控制 LCD_1602动态显示秒表(In the development environment of ISE, Verilog language is used to write programs. Function: LCD_1602 dynamic display stopwatch controlled by FPGA)