单通道视频HDMI显示

说明：  VHDL语言写的SRAM控制程序，在开发板上验证过。(Written in VHDL SRAM control procedures, the development board verified.)

一个简单的键盘接口模块程序，对键盘输入的数据和时钟信号进行过滤。过滤后的数据信号PS2Df将被送入两个11位移位寄存器中(A simple keyboard interface module program filters keyboard input data and clock signals. The filtered data signal PS2Df will be fed into two 11-bit displacement registers.)

在FPGA上用Verilog实现的UART串口通信模块，包含分频模块，接收模块，发送模块，可以更改波特率，适合初学者学习，已经在板子上得到了验证。

由乘法器组成 单边带信号产生的 仿真源代码 msm (Composed of single sideband signal by the multiplier generated simulation source code msm)

Kluwer academic the verilog hardware description language fith edition

主要用于信道编码，可以防止相位的翻转，计算码元之间的相位变化以后，做差分传输，接收端根据前一码元的相位进行解差分。

基于FPGA的local bus接口。包含基于fifo和普通寄存器的两种方案。(FPGA-based local bus interface. Based fifo contains two programs and the general register.)

4x4鍵盤使用語法為VHDL，基於cyclone(4 x 4 keyboard using VHDL)

简易电子钟的设计（verilog HDL）(Simple design of the electronic clock (verilog HDL))

axi_lite_user官方样例，精简功能，适用于zynq系列axi总线(Axi_lite_user official sample, streamline function, apply to zynq series Axi bus)